TWI229918B - Method of forming an inter-metal dielectric layer in an interconnect structure - Google Patents

Method of forming an inter-metal dielectric layer in an interconnect structure Download PDF

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TWI229918B TW093104898A TW93104898A TWI229918B TW I229918 B TWI229918 B TW I229918B TW 093104898 A TW093104898 A TW 093104898A TW 93104898 A TW93104898 A TW 93104898A TW I229918 B TWI229918 B TW I229918B
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Szu-An Wu
Ying-Lung Wang
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Description

發明所屬之技術領域 本發明係有關於半導體製程 介電奮叙f 1 , v V, V 符別有關於一 电书數（low k)之金屬層γ介雷爲从^ $ 9间；丨電層的半導體製程 先前技術 隨 小’晶 導線之 遞的RC 為目旬Γ 金屬銅 電子遷 屬鋁的 (A/d) 幾何改 低介電 勢。可 著半導體產品的積集化，半慕― μ _ . ^ ^ Α 千^體凡件尺寸日益縮 片運作速度除了取決於元件操 訊號傳輸速度也扮演重要角岛 二& 延遲UC delay)，色。而4 了降低訊號傳 一有低電阻和低電容的材料則成 半導體製程技術的開發重。A 、 』知里^ 為了降低電阻部份， 於具備咼熔點，低電阻係數（〜l 7mW —cm)及高抗 移（Electron migration)的能力，因而成為取代金 金屬材質。另一方面，在低電容部份，電容c = e 而由於製程上的限制，因此，業界通常不考慮以 變（例如··改變導線面積）來降低寄生電容。目前， 常數（low k)材質的研究，就成為主要的發展趨 分為無機類及有機類聚合物
在多重金屬内連線結構中的層間介電層（Inter一metal dielectric layer，以下簡稱IMD)，其本要求為高可靠 度、低應力、製程簡單化、不易吸水以及易於與金屬内連 線間作整合。在先前技術中，介電層材料多以電聚輔助化 學氣相沉積法（PECVD)沉積Si02，其介電常數約為3.9〜4· 2。另一些常用於介電層的材料，則以二氧化矽基 (Si〇2-based)、矽氧烧基（Siloxane-based)、石夕化氮基
〇503-8966TWf(Nl) ： TSMC2002-0587;peggy.ptd 第5頁 122991 五、發明說明（2) (SlN)或陶瓷類（ceramic-like)材質為主。缺而 f 料的介電常數大多高於3 〇以卜二為 …、 上述材 後，已有a ^ 在邁入深次微米製程 後已有命夕低介電常數（小於3. 9)的材質被發展 此類材料主要分為無機類與有機類兩種Λ而直”穑 方式主由化學氣相沉積(CVD)或旋塗式塗佈法、儿、 材7:八:。在無機類低介電材質方面，車交常見的 .rr •工右，還可以改善沈積薄膜時的填溝能 县二：二二§)。然而，含氟的矽氧化物中的氟含量不 二，，谷 V致吸水的傾向，而呈現較不穩定的特性， 使内連線結構的可靠性（ReliabiUty)不易控制。
另外諸如像HSQ (Hydrogen silesquioxane)和MSQ (MethylSeqUloxane)等聚合物，其最小介電常數值約為2· · 6〜2:8，可採用旋塗式玻璃法（Spin —〇n gUss，簡稱s〇g) 進行塗佈。由於採用S〇G製程，填溝能力良好，因此此類 材料也逐漸被廣泛使用中。 然而此類低介電常數材料與製程技術的搭配，一般需 要不斷的調整與驗證，以達到量產的目的。如美國專利第 6051321號中，提出一種藉由電漿或光子輔助CVD形成IMD 層的方法。藉由調整其操作條件，可以得到介電常數介於| 2 · 0至2 · 6之間的低介電常數層間界電層，主要材料為特定 的矽氧烷（si loxanes)與含氟之芳香類化合物 (F c ο n t a i n i n g a r 〇 m a t i c c 〇 m ρ 〇 u n d s )。 又如美國專利第5 8 5 8 8 6 9號中，提出一種以異方性電
〇5〇3-8966TWf(Nl) ： TSMC2002-0587;peggy.ptd
漿與低介電火 --- 3構上形層間介電層的方法。其主要在金 J 4 ’接著沈積 二二氣ϋ物，在金屬頂端較厚而側壁 製程露出該金1: !常數材料於其表面，並以平坦化 作為-層間介電‘之頂#。最後，續覆蓋-摻氟氧化物層 發明内容 方法與藉其ψ個目的在於提供一種低介電常數層的形成 電層。…《内連線結構，以形成穩定的金層層間介 根據本發明 的方法，適用协二，、一種形成金屬層間介電層（IMD) 嵌製程，传包乂二夕重金屬鑲嵌内連線結構，特別為銅鑲 底，其中ίϊΐΐ：!步驟。首先，提供一半導體基底基· 漿化學氣相、=件或導電元件。接著，以高密度電 兩密度電聚内襯氧化物層與一高式將(in-situ)形成一 序覆蓋於半導體基底表面作；二雷：低介電常數層依 介電層上定義並形成鑲嵌開口：m。接續於該層間 基底上填滿鑲嵌開口。 沈積一導電層於該 本發明更提供一種形成金屬層間 法，適用於一多重金屬内連線結構，幻曰（IMD)的方 結構，包含下列步驟：提供一基底，=別為鋁金屬内連線 或導電元件；於該基底上沈積二定蓋，、上具有半導體元件 元件或導電元件成電性接觸；、以;J義了導電層與該半導體 &向密度電漿化學氣
0503-8966TWf(Nl) ： TSMC2002-0587;peggy.ptd 第7頁 1229918 五、發明說明（4) 相沈積法（HDP-CVD)臨場方式（in-situ)形成一高密度電漿 内襯氧化物層與一高密度電漿低介電常數層覆蓋於該基底 表面作為一層間介電層。 根據本發明，更提供一種内連線結構，包含：—半導 體基底，其中包含半導體元件或導電元件；一介電層，其 中具有一開口與該半導體元件或導電元件相通，該介電^ 包含一高密度電漿化學氣相沈積法（HDP-CVD)形成之—高0 密度電漿内襯氧化物層與一高密度電漿低介電常數層依# 覆蓋於該基底表面，其中該高密度電漿内襯氧化物層與該 高密度電漿低介電常數層係以臨場（in-si tu)方式依序生 成；以及，一導電層，用以填滿該介電層之該開口以形成 内連線。 / 在上述方法或内連線結構中，該基底可為一半導體晶 圓’其中該高密度低介電常數層為較佳者為高密度電聚$ 氟石夕玻璃層（fluorinated silicon glass,以下簡稱 HDP-FSG)，厚度大體介於50 00-8 0 0 0埃之間，較佳者為 6 0 0 0埃，而該高密度電漿内襯氧化物層較佳者為高密”产電 焚含石夕氧化物層（silicon-rich oxide，以下簡稱 HDP-SR0)，厚度大體介於25 0-50 0埃之間，較佳者為3〇〇 埃。而其中該高密度電漿含矽氧化物層在該晶圓之中間區 域之厚度較大，而邊緣厚度較小，以引導電荷流通，避免 後續電漿損害。 而較佳實施例中，高密度電漿氣相沈積（HDpcvD)的操 作條件如下： ”
^2^9918-- 五、發明說明（5)
HDP-SRO
操作壓力：4-6mT，較佳者為5mT 射頻RF(頂 / 側）：10〇〇-έδ〇0/2000-3000Hz，較佳者兔 1 50 0/2 500Hz …、 偏壓射頻：0
Ar(頂/SiH4 ) :2- 8/3 0-50 sccm，較佳者為 5/40sccm
〇2 :3 5-4 2 sccm，較佳者為 38sccm HDP-FSG
操作壓力：4-6mT，較佳者為5mT 射頻（RF)(頂 / 側）：50 0 - 1 20 0/3 0 0 0-380 0Hz，較佳者 為800/3400Hz 偏壓射頻：20 0 0-30 00Hz，較佳者 ΑΚ 頂/SlH4):2-8/3G-5Gsccm，tti：：5/4()sccm 02 :35-42 seem，較佳者為38 seem
SiF4(頂 / 側）：3-4/2 5-35sccm，較佳者為3. 5/3〇sccm 根據上述方法與藉其形成之内連線結構，本發明的優 點之一在於在一機台中，以臨場方式即可完成作為阻障層 之SRO層與低介電常數層之FSG ’可節省内連線製程步驟與 時間。 本發明的優點之二在於可以在晶圓上形成中間部分較 厚的HDP低介電常數層’如中間厚度較大的HDpsR〇層，使 得晶圓在進行後續的電漿製程時，不易受到電聚損3宝 (plasma damage) 〇 ' ° 本發明憂點之三在於由高冑度t聚形成之含石夕氧化
物層（HDPSRO)，其可以有效防止上層的氟離子穿透， 在層間介電層與金屬層間形巧氣泡狀突起（bubble)或剝^ (peel ing)，而影響内連線結構之電性。 各 “為了讓本發明之上述目的、特徵、及優點能更明顯 懂’以下配合所附圖式，作詳細說明如下·· 實施方式 貫施例一 以下藉由第1 A至1 E圖，詳細說明根據本發明之_種形 f金屬層間介電層（IMD)的方法，適用於一多重金屬鋼鎮/ 肷内連線結構。首先，參見第丨A圖，在一具有半導體元件 或導電元件110之半導體基底100，先形成一阻障層或蝕刻 阻擋層1 20，可為習知的氮化矽層。接著，以臨場方式 (in-si tu) ’以高密度電漿化學氣相沈積機台中（HDp-CVD) 依序形成一高密度電漿含矽氧化物層（HDp —SR〇)13〇，厚度 大體介於25 0 -50 0埃之間，較佳者為3〇〇埃。其操作壓力較 佳者為5mT ’射頻（RF)(頂/側）較佳者為1 5 0 0/2 5 0 0，而 Ar(頂/SiH4)較佳者為5/40sccm，而02較佳者為38sccm。而 在較佳情況中，在基底1 〇〇上中間區域的HDP-SR0層130厚 度大於周邊區域。 接著於同一高密度電漿機台中，依序形成高密度電漿 推氟石夕玻璃層（HDP-FSG)140，厚度大體介於50 0 0-8 0 0 0埃 之間’較佳者為6000埃，覆蓋於半導體基底1〇〇表面作為 層間介電層。一般而言，摻氟矽玻璃具有較低的介電常數
五、發明說明（7) 值，可降低内連線結構中的RC延遲。其操作壓力較佳者 5mT，射頻RF (頂/側）較佳者^80〇/34〇〇Hz，偏壓射頻較佳 者為25001^，而操作氣體包含：^(頂/以114)較佳者為5“〇 seem、02，較佳者為38sccm與SiF4(頂/側），較佳去氧 3·5/30sccm 。 ^ 接著參見第1B圖，塗佈一光阻層15〇，並於其上—
開口 160。接著參見第1(;圖，根據該具有開口之；阻H 為幕罩蝕刻HDPFSO層140與HDPSRO層130以形成鑲#門曰口 之後，移除該光阻層150，以形成具有鑲嵌開口 ° (130+140)。 丨电增 接著參見第1D圖，沈積一導電層17〇，如填入 於該半導體基底1 0 〇表面以填滿介電層内的開口。最 如第1E圖所示，對該金屬層17〇進行一平坦化製程，而來 成一銅鑲嵌内連線結構。 / 實施例二 以下藉由第2A至2D圖，詳細說明根據本發明之一护 成金屬層間介電層（IMD)的方法，特別適用於一多重/ 鋁内連線結構。首先，參見第2A圖，在一具有半導體元 或導電7L件220之半導體基底200，先形成一導電層22〇， 如鋁金屬層。接著於該鋁金屬層22〇定義形成一 圖案之光阻2 3 0。 a $ g 接著麥見第2B圖，以該光阻層23〇為幕罩，蝕刻該 屬層220以形成金屬導線220a。 接著，參見第2C圖，以臨場方式（in_situ)，以高密
ί ΐ ί化ί氣相沈積機台中（HDP_CVD)依序形成一高密度 诠水3矽氧化物層（f!Dp_SR〇\23〇，厚度大體介於25〇_5〇〇
間，較佳者為3〇0埃。^操作壓力較佳者為5mT，射頻 F)(頂/側）較佳者為15〇〇/25〇〇112，而氣體包含· Ar(頂 /SiH^，較佳者為5/4〇sc⑽，以及〇2，較佳者為38sccm。、 而在較佳情況中，在基底1〇〇上中間區域的HDp一SR〇層丨別 厚度大於周邊區域。 接著於同一高密度電漿機台中，依序形成高密度電漿 摻氟矽玻璃層（HDP-FSG) 240，厚度大體介於50〇〇_8〇〇〇埃 之間，以完全覆蓋該金屬導線2 2 0 a，而較佳者厚度約為 6000埃’覆盖於半導體基底2〇〇表面作為層間介電層。一 般而言，摻氟矽玻璃具有較低的介電常數值，可降θ低内連 線結構中的RC延遲。其操作壓力較佳者為5[111[，射頻RF (頂 /側）較佳者為80 0/ 340 0，偏壓RF較佳者為250 0，而摔作^ 體包含：Ar(頂/SiH4)，較佳者為5/4〇Sccm、〇2，較二者= 38SCCm，以及SiF4(頂/側），較佳者為3· 5/30sccm。 …、 最後，參見第2D圖，對該HDP-FSG層240進行一平坦化 製程。 一
以下，進一步以下列數據與資料揭露本發明之優點與 特徵。 〜一 試驗樣品 對照組（習知的PEOX SRO + HDP FSG) 該樣品係先在半導體基底上，先以電漿輔助化學氣相 沈積機台（PECVD)形成PE SRO層，接著將基底送至高密度
丨 12纖_18___：___ 五、發明說明（9) · 電漿機台形成HDP FSG層。 試驗組（根據本發明之HDP SRO + HDP FSG) 該樣品係根據本發明，無半導體基底上，以臨場方式 (in-situ)直接在同一高密度電漿機台（HDPCVD)上依序形 成HDP-SRO層與HDP FSG層。 試驗結果 參見第3A與3B圖，所示為兩組半導體基底之厚度分佈 圖。由第3B圖可以看出，習知的ΡΕΟχ層的其厚度分佈成同 心圓狀’其厚度由内往外加厚。而根據本發明之層， 其呈現中間較厚，而周邊較薄的分佈狀況。而由於習知 PEOX的中間部分較薄，容易使電漿製程中，電荷往中間部 分累積’造成中間區域的元件受到電漿損害（plasma damage)。而根據本發明之臨場HDPSR0與HDPFSG層則可有· 效避免晶圓中間過薄的問題。 參見第4A與4B圖，圖中所示為晶圓表面在電漿製程後 的表面電荷分佈。由圖中可以明顯看出，第4B圖中對照組 的習知製程，其表面電荷平均高達4 · 68V，而根據本發明 之试驗組’其第4 A圖之結果顯示其平均電荷僅為〇 . 4 9 V。 顯示根據本發明之臨場生成HDPSRO與HDPFSG層，有效改善 電漿製程後的電荷累積。 接著參見考〜5麗，，所示為兩組晶圓的二次離子質譜儀 (S I M S )分析結果。由圖中可以清楚看出，習知的對照組中 的Ρ Ε Ο X S R 0層並無法有效阻播上層的氟離子滲透。然而， 根據本發明的HDP SRO，其緻密度更能有效的阻擋上層
0503-8966TWf(Nl) ； TSMC2002-0587;peggy.ptd 第13頁 HD PFSG層中的氟離子滲透，因此可有效避免採用FSG材料 時’ l離子滲透對下層金屬或元件的損害。 接著參見第6圖，所示鎵、兩組之X—光電子光譜儀 (ESCA)之分析結果。由圖中結果可以看出習知的對照組 PEOX SRO層會形成N鍵結（N_b〇nding)，然而本發明之試驗 組則不會形成N鍵結（n - b ο n d i n g )。 最後參見第7A盘7BFSI ，所+Iaz m。夂s笛7A闽” 所不為兩組之晶圓良率分佈 回 夕 圖’根據本發明之試驗組，复曰圓卜、套妒/ 中心（edge/center)的晶圓良率 "日日0上邊、味/ 知的對照組之〇 · 6 6。顯示相撼夫 為· 7 3 ’明顯高於習 電層其良率顯著提升。 乂本發明所形成之金屬層間介 雖然本發明以較佳實施例 定本發明，任何熟悉此項技蓺二路如上，然其並非用以限 和範圍内，當可做些許更動^ ，在不脫離本發明之精神 圍當視後附之申請專利範圍^ 因此本發明之保護範 叮界定者為準。
圖式簡單說明 第1A至1E圖所示為招姑丄 ^ B' 馬根據本發明形成一銅鑲嵌結構之金 屬層間介電層的方法流程。 弟2A至2D圖所示為椒诚Ί A ^ " 馬根據本發明形成一鋁内連線結構之 金屬層間介電層的方法流程。 第3 A與3 B圖所不為根據本發明之一實施例中，習知 PEOX層與本發明之HDP層之厚度分佈。 第4A與4B圖所示為根據本發77明之一實施例中，習知 PEOX層與本發明之HDP屉矣：+ μ , r增表面在電漿製程後的表面電荷分 佈。 第5圖所不為根據本發明之一實施例中，習知？麗層 1 ^發明之HDP層兩、组晶圓的二次離子質譜儀（sims)分析 結果。 弟6圖所示為根據本發明 U J ) Ay -rn t 〜明之一實施例中，習知PEOX層 與本發明之HDP層兩組晶圓沾 ^ ^ a 日日®的之X一光電子光譜儀（ESCA)之 分析結果。 第7Α與7Β圖’所不為根據务明之 隱層與本發明之ΟΡ層兩組晶圓的良率分佈圖】。中 符號說明 100 半 導 體 基 底； 120 刻 終 止 層； 140 HDPFSG 160 鑲 嵌 開 口 y 200 半 導 體 基 底； 110 半導體元件； 130 HDPSR0 ; 151 光阻層； 170 導電層； 210 半導體元件；
1229918 圖式簡單說明 220:導電層； 230:光阻層； 220a :導線； 230 : HDPSRO ; 24 0 ·· HDPFSG。 0503-8966TWf(Nl) ： TSMC2002-0587;peggy.ptd 第16頁 111·

Claims (1)

  1. 六、申請專利範圍 93104898 修正 1 · 一種形成金屬層間介電層（I MD)的方法，適用於一 夕重金屬鎮後内連線結構，包含下列步驟： 提供一基底，其中設置一半導體元件或導電元件； 以高密度電漿化學氣相沈積法（HDP-CVD)以臨場方式 (in-situ)形成一高密度電漿内襯氧化物層與一高密度電 聚低介電常數層覆蓋於該基底表面作為一層間介電層； 於該層間介電層上定義並形成一鑲嵌開口；以及 沈積一導電層於該基底表面並填滿該鑲嵌開口。 2·根據申請專利範圍第1項所述之形成金屬層間介電 層的方法，其中該高密度低介電常數層為一高密度電漿摻 氟矽玻璃層（HDP-FSG)。 3·根據申請專利範圍第2項所述之形成金屬層間介電 層的方法’其中該高密度電漿摻氟矽玻璃層（HDP-FSG)之 厚度大體介於5000-8000埃之間。 4·根據申請專利範圍第3項所述之形成金屬層間介電 層的方法，其中該高密度電漿摻氟矽玻璃層（HDP-FSG)之 操作壓力大體為4 - 6 m T，射頻r (頂/侧）大體為 5 00- 1 20 0/30 00-380 0Hz 之間，偏壓 RF 大體為 2000-3000Hz 。 5·根據申請專利範圍第4項所述之形成金屬層間介電 層的方法，其中該高密度電漿採用Ar (頂/Si H4)大體 2- 8/30-50sccm，02 大體為 35-42sccm，SiF4(頂/侧）大體為 3- 4/25-35sccm 〇 6 ·根據申請專利範圍第2項所述之形成金屬層間介電
    0503-8966TWFl(Nl).ptc 第17頁 1229918
    A:物 電漿 7·根據申請專利範圍第6項所述之形成金屬層間介電 I略方法，其中該高密度含矽氧化物層（HDP —SRO)之厚戶 大體介於250-50 0埃之間。 又 8 ·根據申請專利範圍第7項所述之形成金屬層間介電 曰的方法’其中該高密度含矽氧化物層（HDP-SRO)之操作 壓力大體為4-6mT，射頻RF(頂/侧）大體為 1000-2000/2000一3000Hz 。 9·根據申請專利範圍第8項所述之形成金屬層間介電 層的方法’其中該高密度含矽氧化物層（HDP-SRO)係採用 Ar(頂/ SiH4)大體為2-8/30 — 5〇sccm 與〇2 大體為35-42sccm。 1 〇·根據申請專利範圍第1項所述之形成金屬層間介電 層的方法’其中該高密度電漿内襯氧化物層在該基底之中 間位置之厚度較大，以避免後續電漿損害。 11 ·根據申請專利範圍第1項所述之形成金屬層間介電 層的方法’其中更包含一步驟：對該導電層進行一平坦化 製程。 12. 種形成金屬層間介電層（IMD)的方法，適用於一 多重金屬内連線結構，包含下列步驟·· 提供一基底，其上具有一半導體元件或導電元件； 於該基底上沈積並定義一導電層與該半導體元件或導 電元件成電性接觸；以及 以高密度電漿化學氣相沈積法（HDP-CVD)臨場方式
    0503-8966TWFl(Nl)-Ptc 第18頁 1229918 案號 931048QR_年月__g--^- 六、申請專利範圍 (in-situ)形成一高密度電漿内襯氧化物層與一1^密度電 漿低介電常數層覆蓋於該基底表面作為一層間介電層。 1 3 ·根據申請專利範圍第1 2項所述之形成金屬層間介 電層（IMD)的方法，其中更包含一步驟··對該層間介電層 進行一平坦化製程。 1 4 ·根據申請專利範圍第1 2項所述之形成金屬層間介 電層的方法，其中該高密度低介電常數層為一尚密度電漿 摻氟矽玻璃層（HDP-FSG)。 1 5 ·根據申請專利範圍第1 4項所述之形成金屬層間介 電層的方法，其中該高密度電漿摻氟矽玻璃層（HDP-FSG) 之厚度大體介於5000-8000埃之間。 1 6 ·根據申請專利範圍第1 5項所述之形成金屬層間介 電層的方法，其中該高密度電漿摻氟矽玻璃層（HDP-FSG) 之操作壓力大體為4-6mT，射頻RF(頂/侧）大體為 50 0 - 1 2 0 0/3 0 0 0-380 0Hz 之間，偏壓 RF 大體為 2000-3000Hz 。 1 7 ·根據申請專利範圍第1 6項所述之形成金屬層間介 電層的方法，其中該高密度電漿採用Ar (頂/Si H4)大體 2- 8/30-5 0sccm，02 大體為35-42sccm，SiF4(頂/側）大體為 3- 4/25-35sccm 〇 1 8 ·根據申請專利範圍第1 4項所述之形成金屬層間介 電層的方法，其中該高密度電漿内襯氧化物層為高S密度電 漿含矽氧化物層（HDP-SRO)。 &
    修正 曰 案號 931n4sgs 六、_請專利範圍 電層的方法’其中該高密度含矽氧化物層（HDP-SR〇)之厚 度大體介於250-500埃之間。 “ 2 0 ·根據申請專利範圍第1 9項所述之形成金屬層間介 電f的方法，其中該高密度含矽氧化物層（HDP-SR〇)之操 作>1力大體為4-6mT，射頻RF(頂/側）大體為 1000-2000/2000一3〇〇〇Hz 。 21 ·根據申請專利範圍第2 〇項所述之形成金屬層間介 電層的方法’其t該高密度含矽氧化物層（HDp —SR〇)係採 用Ar(頂/ SiH4)大體為2-8/30-50sccm與02大體為 35-42sccm 〇 22·根據申請專利範圍第丨2項所述之形成金屬層間介 電層的方法，其中該高密度電漿内襯氧化物層在該基底之 中間位置之厚度較大，以避免後續電漿損害。 23· —種内連線結構，包含： 一基底，其中包含一半導體元件或導電元件； 一介電層，其中具有一開口與該半導體元件或導電元 件相通，包含一高密度電漿化學氣相沈積法（HDp_CVD)形 成之一高密度電漿内襯氧化物層與一高密度電漿低介電常 數層依序覆蓋於該基底表面，其中該高密度電漿内襯氧化 物層與該南费度電聚低介電常數廣係以Sa場（in__situ)方 式依序生成；以及 一導電層，用以填滿該介電層之該開口以形成内連 線。 24.根據申請專利範圍第23項所述之内連線結構，其 第20頁 0503-8966TWFl(Nl).ptc
    1229918 _案號 93104898_年月日__ 六、申請專利範圍 中該高密度低介電常數層為一高密度電漿摻氟矽玻璃層 (HDP-FSG)。 2 5.根據申請專利範圍第24項所述之内連線結構，其 中該高密度電漿内襯氧化物層為高密度電漿含矽氧化物層 (HDP-SRO)。 26.根據申請專利範圍第25項所述之内連線結構，其 中該高密度含矽氧化物層（HDP-SRO)之厚度大體介於 250-500埃之間。 2 7.根據申請專利範圍第23項所述之内連線結構，其 中該高密度電漿内襯氧化物層在該基底之中間位置之厚度 較大，以避免後續電漿損害。
    0503-8966TWFl(Nl).ptc 第21頁
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050035024A (ko) * 2003-10-11 2005-04-15 동부아남반도체 주식회사 반도체 소자의 층간 절연막 형성 방법
US20060038293A1 (en) * 2004-08-23 2006-02-23 Rueger Neal R Inter-metal dielectric fill
US20060237802A1 (en) * 2005-04-21 2006-10-26 Macronix International Co., Ltd. Method for improving SOG process
US20060292774A1 (en) * 2005-06-27 2006-12-28 Macronix International Co., Ltd. Method for preventing metal line bridging in a semiconductor device
KR100680499B1 (ko) * 2005-11-02 2007-02-08 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
CN102543756A (zh) * 2012-01-18 2012-07-04 上海华力微电子有限公司 较小等离子损伤的高密度等离子体沉积方法
US9530617B2 (en) * 2013-01-30 2016-12-27 Taiwan Semiconductor Manufacturing Co., Ltd. In-situ charging neutralization
CN103681403B (zh) * 2013-11-29 2016-04-27 上海华力微电子有限公司 一种避免连线金属层间介质层击穿的栅氧测试方法
GB2575888B (en) * 2018-10-03 2020-09-23 X Fab Sarawak Sdn Bhd Improvements relating to passivation layers
US10862031B2 (en) 2019-03-01 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method to effectively suppress heat dissipation in PCRAM devices
TWI681537B (zh) * 2019-05-30 2020-01-01 旺宏電子股份有限公司 半導體結構與連線結構的製作方法
DE102022107732A1 (de) 2022-03-31 2023-10-05 scia Systems GmbH Verfahren zum Herstellen einer Schichtstruktur, eine Schichtstruktur und ein Akustische-Wellen-Bauelement

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380066B1 (en) * 2000-03-21 2002-04-30 Chartered Semiconductor Manufacturing Ltd. Methods for eliminating metal corrosion by FSG
US6335274B1 (en) * 2000-11-17 2002-01-01 Macronix International Co., Ltd. Method for forming a high-RI oxide film to reduce fluorine diffusion in HDP FSG process
US6451687B1 (en) * 2000-11-24 2002-09-17 Chartered Semiconductor Manufacturing Ltd. Intermetal dielectric layer for integrated circuits

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