TWI227492B - Pseudo static random access memory and data refresh method thereof - Google Patents

Description

1227492 玖、發明說明： 一、 發明所屬之技術領域 本發明係關於一種虛擬式靜態隨機存取記憶體（Pseudo Static Random Access Memory，PSRAM)及其資料復新 (refresh)方法。 二、 先前技術 虛擬式靜態隨機存取記憶體係於動態隨機存取記憶體 (Dynamic Random Access Memory，DRAM)之硬體架構下執 行SRAM之功能。在傳統的DRAM架構下，於同一時間内 並不允許開啟兩條字元線（word line)。DRAM除了讀、寫 之外，還必須每隔一段時間執行復新的動作，以避免喪失 其中的資料。然此復新的動作相當於開啟另一條字元線， 故需將讀、寫與復新的時間錯開，以避免發生同時開啟兩 條字元線的衝突狀況。 參照圖1，DRAM之讀寫及復新係根據一位址轉換偵測 (address transition detection)訊號 ATD 實施。當位址進行 轉換時（例如由位址N -1轉換成位址N，或位址N轉換成 位址N+1 )，ATD訊號將轉換為高準位，而在經過一段時間 (一般為DRAM循環時間（cycle time)或稱DRAM運作時 間（operation time)，以TRC—D表示）後再轉換為低準位。 當ATD訊號位於低準位時，該位址之字元線係開啟（高準 位），而可進行讀、寫之動作。當ATD訊號位於高準位時， 字元線係關閉，可進行復新。 在SRAM之架構下實施時，一位址並無法於剛就緒（ready) H:\Hu\tys\ 晶豪科中說\88378.doc 1227492 時即獲知其將進行讀、寫或復新， 寫的日卑Ηκ E 子兀線開啟以進行讀 寫㈣間^太長（通常為—個TRC—D)，以免 行復新的動作。然而，該設計具有不少缺點。例如Γ若= 新I虎產生於讀取訊號後，且在復新後又產生寫入气號， 此時，該字元線於復新前必須關閉，故在寫入時必須㈣ 開啟字7L線，而大幅增加電流的消耗。 、 三、發明内容 本發明之目的係提供-種虛擬式㈣隨機存 其資料復新方法，以解決讀寫與復新動作衝突的問題： 可有效降低電流的消耗。 為達到上述目的，本發明揭示—種虛擬式靜 記憶體之資料復新方法，1 戍仔取 /、百先如供一位址串列及一復新 訊號。該位址串列係作為資料讀寫位置之依據。其次，於 -亥位址串列之至少一位址中，設定該虛擬式靜態隨機存取 記=體之一字元線的開啟時間最長為該復新訊號之週期的 -刀之。之後，執行復新於該字元線關閉時，而讀 之才機則進仃於该位址之字元線開啟時。若於寫入時適逢 字元線關閉的情況’寫入的動作將延遲至下-個位址轉換 偵測（ATD)訊號高準位時。 本發明之虛擬式靜能卩省德—$ 心隧機存取記憶體包含一記憶體電路 及-讀寫及復新控制裝置。該讀寫及復新控制裝置包含— 位址轉換偵測器、一指報 ’、斤拉式控制器及一控制電路。該位 址㈣憤測器係用以產生—位址轉換訊號。該復新模式控 制為接收該位址轉換却缺 平寻秧Λ唬及一外部輸入之讀寫訊號以產生 H:\Hu\tys\ 晶豪科中說 \88378 d〇c 1227492 暫存器寫入訊號及復新模式訊號。該控制電路接收該位址 轉換訊號、暫存器寫入訊號、復新模式訊號、讀寫訊號及 一由该記憶體電路輸入之復新訊號，以產生復新執行訊號 及讀寫執行訊號且傳輸至該記憶體電路，以進行讀寫及復 新之動作。 四、實施方式 本發明之原理係根據復新訊號之週期以延長字元線開啟 之時間，藉此避免讀寫及復新之衝突，且可降低電流消耗。 以下將藉由數個實施例加以說明。 痛又而口 4K筆的資料需於64毫秒（ms)中復新完畢， 故每-筆資料的復新間隔時間約為16微秒(㈣，即復新訊 號之週期約為16恥/次。以下即以復新間隔時間為 的情況下舉例說明。 圖2例示位址Ν之區間小於㈣之情況。當一位址串列 中之位址Ν·1 #換為位址Ν日寺，-位址轉換訊號ATD即 轉換為高準位’並隨即將叫之字元線關閉，此時因為復 新mEFQ為低準位’所以並無任何字元線開啟。之後， 於ATD回到低準位時，將N位址字元線開啟以供讀、寫 位址N中之資料直到轉換為位址n+i時。於本實施例中， 字元線開啟時間在到達取』時並不立刻關掉，而直到下 -個ATD訊號轉換為高準料才關閉。因本實施例之位址 N之區間小於㈣，故字元線開啟時間為位址n的長度減 去ATD的長度’即字元線開啟時間小於或等於復新之間隔 時間的-半。圖2中於ATD轉換成高準位之後才接收到一 H:\Hu\tys\ 晶豪科中說 \88378.doc 1227492 復新訊號REFQ，铁因念仏 …、口子兀線隨後即開啟而無法立刻進行 復新，而需將復新的動作延 至下一個位址N+1啟始之Atd 高準：時。請注意，本發明中將復新與讀寫之時間共同顯 二於子凡線之時序圖，而於進行復新動作時特別標示，，復新 丨丨以清楚顯示兩者於時間上的如 J上的相互關係，且”復新，，時並 啟進行讀寫之位元線，合先1 口无5兄明。此外，若該復新訊號產 生於字元線開啟時，亦必須延^ ^ ^ ^ ^ ^ ^ ^ ^ 只、主巧子疋線關閉後才進行復 新0 茶知、圖3，其字凡線最長的開啟時間亦設為8JLIS，其係發 生於N位址之區間大於8μδ之情況，其可能發生於低頻及 低功率之虛擬式靜態隨機存取記憶體。為方便控制起見， 本實施例中設計-關於復新控制之LRAS模式，當字元線 關閉後即進入LRAS模式URAS訊號為高準位），此時 方可執仃復新的動作。例如圖3中於LRAS為高準位時收 到一復新訊號REFQ，即立刻進行復新。 圖4所不之訊號時序圖類似於圖3。當xwe訊號降至低 準位日寸，因字兀線已達到最長8(lis之開啟時間而關閉，故 無法立即於位址N中進行寫入。因此，必須先將欲寫入之 資料儲存於一暫存器（register)，待下一個位址（即位址 N+1 )開始時，位址轉換偵測（ATD)訊號為高準位再寫入。 為配合此情況，位址N+1的區間内需要開啟兩次字元線， 與習知技藝相同，但因為此時位址週期已大幅增加，以字 凡線開啟之最長時間8|IS為例，相當於字元線開啟之時間 為傳統之約70ns延長約1〇〇倍。若原來的電流為2〇mA， H:\Hu\tys\ 晶豪科中說 \88378.doc -9- 1227492 此時的電流將降低至約200丨丨Λ，4人义 7 ，若全為圖4的情形則電流 僅為40〇uA，仍保有低電流消耗之特性。 、貫際上，上述實施例中字元線開啟的時間可自復新訊號 —的K最長的情形）加以縮短’但必須考慮是否影響 到電流消耗降低的幅度。若字元線開啟的時間太短，將不 :、〜低电•消耗的功能。該字元線開啟的時間以復新訊號 週期的四分之一i -公> ^ >, ^ 刀之一為佳。於本發明之實施例中即 設定為從4ps至8ps。 圖5係本|明之虛擬式靜態隨機存取記憶體之資料復新 方法之狀態轉換圖（state transitiQn diag叫用以說明圖2 j圖4例示之實施例的運作方式，其於位址中係先關閉前 …個位址之子兀線後才開啟該位址之字元線，卩分別提供 復新及讀寫的時機。於待機(idle)的狀況下，# atd訊號 轉換為高準位且無REFQ訊號，即進人n〇p(Nq咖⑽⑽） 模式，，也㉖是稀任何動作。t㈣訊號轉換為低準位時 ^相當於字元線開啟），若XWE訊號為1，則進行讀取； 若XWE訊號為〇，則進行寫入。讀及寫將持續到下一個 ATD訊號產生且一⑽趟循環時間訊號tras轉換為低準 位後，才返回待機模式。該DRAM循環時間訊號tras係 用以判斷疋否已經過前述之TRC—D的時間。當執行讀或寫 寸L逢LRAS吼號轉換為高準位時（前述之LRAS模式）”、、， 即進行復新的動作。在LRAS模式下，若refq訊號轉換 為咼準位時立即進行復新，直到一運作時間訊號TREF轉 換為低準料結束。該TREF減制以判斷復新之運作 H:\Hu\tys\ 晶豪科中說\88378 d〇c 1227492 時間是否完畢。LRAS模式將持 為高準位後才回到待機模式。在、訊號轉換 訊號等於〇,其相當於圖3所 /果式下，若 情況下接受寫入^卢"例於字元線關閉的 WRQ(職二」 時將致能-暫存器寫入訊號 WRQ(WRQ—υ。若 WRQ 訊 眭，户丁 / 儿REFQ訊號等於1 寸在下一個ATD訊號轉換為高 入執你^ r 勹门+位&將執行一暫存器寫 入動作’直㈣TREF „轉換為鱗 REFQ訊號等於lxw 不、、口釆右 少 g心虎4於0時，則進行復新。 一圖6係本明之虛擬式靜態隨機存取記憶體之示意圖。 一虛擬式靜態隨機存取記憶體1〇大體上包含習知之一己 憶體電路11及新增之-讀寫及復新控«置12。該記憶 體電路11包含一自動復新振盪器（aiit〇-refresh 〇SClllat〇r)111、一計數器（co贈er)l 12、一位址緩衝器 ㈣⑽ 13、—位址解碼器（address deeGder)114、 -(memory cell array) 11 5 — fl ^ ^ (precharge) 電路116、一寫入電路117及一資料緩衝器u8。該讀寫及 復新控制裝置12包含一控制電路121、一復新模式控制器 (LRAS控制器）J22、一位址轉換偵測器（八恤⑶ Transition Detect〇r ’ ATD)123 及一讀寫訊號緩衝器 ι24。 該位址轉換偵測器123連接於該位址緩衝器lu，用以偵 測位址是否進行轉換以產生一 ATD訊號並送至該lrAS控 制為122及控制電路12 1。該讀寫訊號緩衝器124可暫存 外部之讀寫訊號XWE，並送至該LRAS控制器122及控制 電路121 °該控制電路121除了接收該ATD及XWE訊號 H:\Hu\tys\ 晶豪科中說\88378 d〇c -11 - 1227492 外’另接收LRAS控制器122所產生之LRAS和WRQ訊號 及自動復新振盪器1 11所產生之REFQ訊號，以產生復新 執行訊號REFRESH及讀寫執行訊號R—W，分別傳輸至該 計數器112及位址緩衝器113，以適時執行讀、寫及復新 的動作。 本發明之技術内容及技術特點巳揭示如上，然而熟悉本 項技術之人士仍可能基於本發明之教示及揭示而作種種不 背離本發明精神之替換及修飾。因此，本發明之保護範圍 應不限於實施例所揭示者，而應包括各種不背離本發明之 替換及修飾，並為以下之申請專利範圍所涵蓋。 五、圖式簡要說明 圖1係習知之虛擬式靜態隨機存取記憶體之訊號時序 圖； 圖2係本發明之第一較佳實施例之虛擬式靜態隨機存取 記憶體之訊號時序圖；

圖3係本發明之第二較佳實施例之虛擬式靜態隨機存取 記憶體之訊號時序圖； 圖4係本發明之第三較佳實施例之虛擬式靜態隨機存取 吕己憶體之訊號時序圖； 圖5係m之虛擬式靜態隨機存取記憶體之狀態轉換 圖；以及 、 圖6係本發明之虛擬式靜 六、元件符號說明 HEFQ復新訊號 態隨機存取記憶體之示意圖。 XWE讀寫訊號 H:\Hu\tys\ 晶豪科中說\8t?378d〇c -12- 1227492 ATD 位址轉換偵測訊號 TRC— D DRAM運作時間 LRAS 控制模式訊號 WRQ 暫存器寫入訊號 TREF 運作時間訊號 REFRESH 復新執行訊號 TRAS DRAM循環時間訊號 R_W 讀寫執行訊號 H:\Hu\tys\ 晶豪科中說\88378.doc 13-

Claims (1)

1227492 拾、申請專利範圍·· l 一種虛擬式靜態隨機存取記憶體之資料復新方法，包含下 列步驟： 提供一位址串列，· 提供一復新訊號； 於該位址串列之至少一位址中，設定該虛擬式靜態隨 機存取記憶體之-字元線的開啟時間最長為該復新訊號 之週期的二分之一；以及 於該字元線關閉時執行復新的動作。 女申明專利範圍第1項之虛擬式靜態隨機存取記憶體之資 料復新方法，其另包含下列步驟： 於该字7L線開啟時一併完成資料讀取及寫入的動作。 3·如申請專利範圍第丨項之虛擬式靜態隨機存取記憶體之資 料復新方法，其另包含下列步驟： —於下一個位址之區間一併完成該位址及下一個位址之 資料讀取或寫入的動作。 4. 如申請專利範圍第3項之虛擬式靜態隨機存取記憶體之資 料復新方法，其中該下-個位址係保留一3〇至7〇似之區間 以供該位址之資料讀取或寫入的動作。 5. 如申請專利範圍第1項之虛擬式靜態隨機存取記憶體之資 料復新方法，其中於該字元線之讀寫週期中，前一個位址 之字元線係先關閉後才開啟該位址之字元線。 6. 如申請專利範圍第丨項之虛擬式靜態隨機存取記憶體之資 料復新方法，其中該字元線係一直開啟至下一個位址出現 H:\Hu\tys\晶豪科中說\88378.doc 1227492 後才關閉。 7. 如申請專利範圍第丨項之虛擬式靜態隨機存取記憶體之資 料復新方法，其中該字元線的開啟時間為該復新訊號之週 期的四分之一至二分之一。 8. 如申請專利範圍第旧之虛擬式靜態隨機存取記憶體之資 料復新方法，其中該字元線的開啟時間為4叫至叫s。 9· 一種虛擬式靜態隨機存取記憶體，包含： 一記憶體電路；以及 一讀寫及復新控制裝置，包含： 位址轉換偵測裔，用以產生一位址轉換訊號； 一復新模式控制器，其接收該位址轉換訊號及一 外部輸入之讀寫訊號以產生一暫存器寫入訊號及復 新模式訊號；及 一控制電路，其接收該位址轉換訊號、暫存器寫 入汛號、復新模式訊號、讀寫訊號及一由該記憶體 包路輸入之復新訊號，以產生復新執行訊號及讀寫 執行訊號，且傳輸至該記憶體電路以進行讀寫及復 新之動作。 10·如申請專利範圍第9項之虛擬式靜態隨機存取記憶體，其 中該讀寫及復新控制裝置另包含一讀寫訊號缓衝器，用以 暫存該讀寫訊號。 H:\Hu\tys\ 晶豪科中說\88378 d〇c -2 -