TWI225287B - Method for fabricating a non-volatile memory and metal interconnects process - Google Patents

Description

1225287 五、發明說明（l) — 曼明所屬之枯 本發明是有關於一種半導體元件的製造方法，且特別 是有關於一種非揮發性記憶體元件的製造方法及金屬内連 線製程。 先前技術 非揮發性記憶體（N〇nv〇iati le memory)現係應用在各 種電子兀件的使用上，如儲存結構資料、程式資料及其它 可以重複存取的資料，而其中一種可重複存取資料之非揮 發性§己憶體係稱為快閃記憶體（F丨ash )。快閃記憶體係 一種可電抹除且可程式唯讀記憶體（ElectricaUy

Erasable Programmable Read Only Memory ，EEPR0M)， 其=有可進行多次資料之存入、讀取、抹除等動作且存入 之資料在斷電後也不會消失之優點，所以已成為個人電腦 和電子設備所廣泛採用的一種記憶體元件。 典型的快閃記憶體係以摻雜的複晶矽製作浮置閘極 (Floating Gate)與控制閘極（c〇ntr〇i Gate)。當記憶體 ，行程式化（Programming)時，分別在源極（s〇urce) 區/及極（drain)區與控制閘極上，加上適當的電壓將 其程式化，則電子會從源極區經由通道（Channel)流向汲 極區。在此過程中，將有部分的電子會穿過複晶矽浮置 極層下方的穿隧氧化層（TunneHng 〇xide)，而進入複曰 :浮置閘極層+，並且會均勻分布於整個複晶矽浮置閘曰曰極 二之中，此種電子穿越穿隧氧化層進入複晶矽浮置閘極芦 、現象，稱為穿隧效應（丁11111^；^112以卜(：1;)。快閃記憶二

五、發明說明（2) 一般之操作機制是以通道熱電子（Channel H〇t —Electr〇n Injection)進行程式化，並且利用F〇wler一N〇rdhei[n穿隧 Tunnel ing)進行抹除。但是，若複晶矽浮置閘極層 下方的穿隨氧化層有缺陷（Defect)存在，則容易造成元件 的漏電流，影響元件的可靠度。 為了解决快閃δ己憶體元件漏電流之問題，㈢厨習知的 二種方法，利用一電荷捕捉層取代多晶矽浮置閘極，而形 ，一種由氧化矽/氮化矽/氧化矽（0Ν0)複合層所構成之堆 璺式（Stacked)閘極結構之EEpR〇M，其中此電荷捕捉層之 材質例如是氮化矽。因為電荷捕捉層之材質為氮化矽，且 ，係作為唯讀記憶體之浮置閘極，所以此種EEpR〇M亦稱為 氮化矽唯項記憶體（NR〇M)。因為，氮化矽層具有抓住電荷 之效，，所以射入氮化矽層之中的電子並不會均勻分布於 ，，氮化石夕層之中，而^：以高斯分布的方式集中於氣化石夕 二从?部區域上。由於射入於氮化矽層的電子僅集中於局 二▲區域，因此，對於穿隧氧化層其缺陷的敏感度較小， 70件漏電流的現象較不易發生。 曰此外，以氮化矽層取代多晶矽浮置閘極的另一項優點 ΐΪ兀件程式化時，電子僅會在接近源極或汲極上方的 堆t 3 2地儲存。因1^ ’在進行程式化時，可以分別對 j，間極一端的源極區與控制閘極施加電壓，而在接近 的：：式閘極另一端之汲極區的氮化矽層中產生高斯分布 制Η朽故並且也可以为別對堆疊式閘極一端的汲極區與控 制閘極施加電壓，而在接 ^ 1225287 五、發明說明（3) " 的氣化石夕層中產生高斯分布的電子。故而，藉由改變控制 閘極與其兩側之源極/沒極區所施加電壓，可以在單一的 ^化矽層之中存在兩群具有高斯分布的電子、單一群具有 冋斯为布的電子或是不存在電子。因此，此種以氮化石夕材 質取代浮置閘極的快閃記憶體，可以在單一的記憶胞之中 寫入四種狀態，為一種單一記憶胞二位元（1 cell 2bit) 之快閃記憶體。 •然而，在一般之氮化矽唯讀記憶體之製造過程中，由 於製程環境之影響，例如在電漿增益型化學氣相沈積法 (PECVD)製程中，電漿（Plasma)會使得電荷沿著金屬移 動發生所明之天線效應（Antenna Effect)，而瞬間的電 荷不平衡，將使部分電荷陷於（trap)氧化矽/氮化矽/ 化矽（ΟΝΟ)複合層中，造成唯讀記憶體元件有不均勻之程 式化（Programming)之現象，而會有啟始電壓分佈過大之 問題。 a 、值付注意的是，在PECVD製程中所使用的電漿除了會 =成天線效應而致使元件的啟始電壓分佈過大外，也有可 能使所沈積的薄膜表面上聚集電荷。舉例來說，在nr〇m的 金屬内連，製程中，通常會利用]?£；(：〇沈積一層較緻密的 、、邑緣層覆蓋於金屬導線上，且此絕緣層常用的材質是氧化 = °然❿，PECVD製程中之電裂卻會使絕緣層表 X 電，且此絕緣層表面所聚集的電荷會沿著金屬導 ^移動至乳化矽/氮化矽/氧化矽（0N0)複合層之氮化矽層 ，因而造成唯讀記憶體元件不均勻之程式化現象，而會 1225287 五、發明說明（4) 有啟始電壓之分佈過大的問題。 此外，在微影製程中通常係以紫外光來進行曝光的動 作。然而，在NROM元件中，當紫外光照射到氧化石夕/氮化 石夕/氧化矽（ΟΝΟ)複合層之氮化矽層中時，卻會在氮化石夕層 中產生電子電洞對，且又因電洞容易流失而存留電子在氣 化矽層中，因此同樣會造成唯讀記憶體元件不均勻之程式 化現象，而會有啟始電壓之分佈過大的問題。 發明内交 種非揮發性記憶體元 產生之電荷造成唯讀 ，而有啟始電壓之分 '因此，本發明的目的就是提供一 件的製造方法，可減少因天線效應所 記憶體元件形成不均勻之程式化現象 佈過大的問題。 不赞明的 不發明的又 少以程所形成之絕緣層其表面聚集的^ 方去二Γ ί ί 一種非揮發性記憶體元件的製造方\ 層上形成圖案化之光阻層電層。再於抗反射 化抗反射層、閘極導電層、阻 《為蝕刻罩幕圖案 以及穿隧材料層’以形成由穿二；二：荷捕捉材料層 曰 电何捕捉層、阻障層

1225287 五、發明說明（5) -------- 以及控制閘所構成之堆疊結構。且此堆疊結構上覆蓋有一 圖案化之抗反射層。接著再移除光阻層，並於暴露的控制 閘表面形成一薄氧化層。之後在堆疊結構之側壁形成絕 間隙壁，、並覆蓋住薄氧化層。然冑，在上述所形成之結構 j面形成一防紫外光（uv)襯層，用以防止紫外光穿透至電 荷捕捉層，避免在電荷捕捉層中累積電荷。 、本發明提出一種金屬内連線製程，其係首先提供已形 ^有導電結構之基底’然後在基底上形成介電層，覆蓋於 導電結構上。之後在介電層中形成與基底上之導電結構電 性連接的接觸窗，再於介電層上形成與接觸窗電性連接的 導線結構，然後在介電層與導線結構的表面上形成低表 電荷襯層。 本發明提出另一種非揮發性記憶體元件的製造方法， 此方法係首先在基底上依序形成穿隧材料層、電荷捕捉材 料層、阻障材料層、閘極導電層以及抗反射層。再於抗反 射層上形成圖案化之光阻層，然後以光阻層為蝕刻罩幕圖 案化抗反射層、閘極導電層、阻障材料層、電荷捕捉材料 層以及穿隧材料層，以形成由穿隧層、電荷捕捉層、阻障 層以及控制閘所構成之堆疊結構。且此堆疊結構上覆蓋有 一圖案化之抗反射層。接著再移除光阻層，並於暴露的控 制閘表面形成一薄氧化層。之後在堆疊結構之側壁形成絕 緣間隙壁，並覆蓋住薄氧化層。然後，在上述所形成之結 構f面形成一防紫外光（uv)襯層，用以防止紫外光穿透至 電荷捕捉層，避免在電荷捕捉層中累積電荷。之後，再於

1225287 五 、發明說明（6) 防紫外光襯層上形成介電層 電性連接的接觸窗，之後在 接之導線結構，然後，在介 低表面電荷襯層。 ’並於介電層中形成與控制閘 介電層上形成與接觸窗電性連 電層以及導線結構之表面形成 由上述可知，本發明在堆疊結構之側壁形成絕緣間隙 壁之後，更在絕緣間隙壁以及基底表面形成防紫外光襯 f ’以防止紫外線穿透至電荷捕捉層，避免電荷累積在電 荷捕捉層中。而且，本發明更改變習知pECVD製程的參 數’以於導線結構上形成低表面電荷襯層，藉以降低天線 效應對元件造成不良的影響。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂’下文特舉一較佳實施例，並配合所附圖式，作詳細 說明如下。 實施方式 第1A圖至第1 G圖係繪示本發明之一較佳實施例的一種 非揮發性記憶體元件的製造流程剖面圖。請參照第丨A圖， 首先在基底100上依序形成穿隧材料層102、電荷捕捉材料 層1 0 4以及阻障材料層1 〇 6。其中，基底1 〇 〇的材質例如是 砍（Si) ’而穿隨材料層1〇2例如是一薄氧化發層。電荷 捕捉材料層1 0 4的材質例如是氮化矽，且阻障層材料丨〇 6的 材質例如是氧化矽。 然後在阻障材料層1 〇 6上依序形成多晶矽層丨0 8與金屬 矽化物層107，則多晶矽層1〇8與金屬矽化物層1〇7之複合 層即為閘極導電層1 0 5。之後再於閘極導電層丨〇 5上形成抗

1225287 五、發明說明（7) 反射層11 0。其中，多晶矽層丨08之形成方法例如是化學氣 相沈積法。金屬矽化物層107的形成方法例如是先在多晶 石夕層108上形成一金屬層，再進行一熱處理以使金屬層與 多晶矽層1 0 8產生反應，而形成金屬矽化物層丨〇 7。接續， 在抗反射層1 1 〇上形成圖案化之光阻層丨丨2，其係利用傳統 之微影製程所形成。 ’ 請參照1B圖，以光阻層為蝕刻罩幕進行蝕刻製程，以 將穿隧材料層1 〇 2、電荷捕捉材料層1 〇 4、阻障材料層 106、閘極導電層1〇5、抗反射層ho以及光阻層112圖案 化，而形成由穿隧層l〇2a/電荷捕捉層104a/阻障層 、 10 6a(氧化矽氮化矽/氧化矽，〇N〇)複合層與控制閘1〇53所 構成之堆疊（Stacked)結構113，其中，堆疊結構Π3上係 覆蓋有圖案化之抗反射層11 〇a。 在上述光阻層112之微影製程的曝光過程中，由於抗 反射層11 0可有效吸收光線，因此其能夠防止曝光光源之 入射光與由基底或膜層反射出之光線產生干涉。而且，抗 反射層110的材質可以是有機材料或無機介電材料，以下 將分別對使用有機材料及無機介電材料作為抗反射層i i 〇 的製程加以詳細說明。在此，若抗反射層丨i 0的材質為無 機介電材料時，其製程步驟如下： 請參照第1 C圖，移除光阻層11 2，其中因圖案化之抗 反射層ll〇a的材質為無機介電材料，因此於移除光阻層 11 2時並不會將圖案化之抗反射層1 1 〇 a移除。之後，於暴 露出的控制閘1 〇 5 a表面（即控制閘1 0 5 a之側壁）形成薄氧化

1225287 五、發明說明（8) 石夕層11 9。在一較佳實施例中，薄氧化矽層丨丨9的形成方法 例如是藉由一熱氧化製程，並通入氧氣與氮氣而形成。在 此’薄氧化矽層11 9以及抗反射層1 1 〇 a可以用來保護控制 閘1 0 5 a避免其在後續製程中受到損害。 請參照第1 D圖，然後在控制閘1 〇5a兩侧之基底1 〇〇中 形成源極/汲極114。接著，在堆疊結構丨13的側壁上形成 絕緣間隙壁11 6。而絕緣間隙壁11 6的形成方法例如是先以 化學氣相沈積法（Chemical Vapor Deposition，CVD)於 基底1 0 0上形成共形的介電層（未繪示），再以非等向性 餘刻法回蝕共形的介電層，以形成絕緣間隙壁丨丨6。在 此’介電層的材質例如是氧化矽。 請參照第1E圖，進行PECVD製程，在間隙壁116以及基 底1 0 0的表面上形成防紫外光之襯層丨丨8。在一較佳實施例 中’防養外光之概層118的材質例如是氮化碎，且形成氮 化矽材質之防紫外光之襯層118之製程參數包括使用矽烷 (SiH4 )、氨氣（NH3 )以及氮氣（N2 )作為反應氣體， 其中氮氣的流量例如是在2 6 0 0 s c c m〜3 0 0 0 s c c m之間，較佳 的是2800sccm，氨氣之流量例如是在2〇sccm〜30sccm之 間，較佳的是25sccm，而矽烷之流量例如是在5〇sccm〜 60seem之間，較佳的是55sccm。進行沈積之環境溫度例如 是在攝氏380度〜攝氏420度之間，較佳的是攝氏400度。 製程所使用之功率例如是在370瓦〜410瓦之間，較佳的是 390瓦。而工作壓力例如是在7.〇t〇rr〜8.0torr之間，較 佳的是7· 5torr。所沈積的膜厚例如是在ι80埃〜22〇埃之

11809twf.ptd 第14頁 ⑽5287 五、發明綱i ' -----— 的是2_。值得注意的是，本發明所使用之製 烷蛊〃 A ，矽烷與氨氣之流量皆較習知技術中所使用的矽 小？：：：流量小，而且製程所使用之功率也較習知技術 、，發明所使用之製程參數能夠降低薄膜的沈積速 ’以形成較緻密的薄膜。 X氮化矽材質之防紫外光襯層為例，本發明之防紫外 襯，118的整體總沈積速率係為每分鐘68〇埃，較習知 利^中氮化矽層之沈積速率每分鐘7 0 0 0埃慢了許多，因此 用本發明之方法所形成之防紫外光之襯層ιΐ8較習知技 氺斤沈積的膜層更為緻岔。所以，當後續製程中使用紫外 =進行微影製程時，防紫外光之襯層118能夠將紫外光阻 搐在其外，使紫外光不會因穿透至電荷捕捉層1〇“，進而 避免電荷聚集在其中。而且，即使防紫外光襯層丨丨8可會 ^紫外光的照射而有電荷累積在防紫外光襯層〗18中。但 疋，由於防紫外光襯層11 8與作為儲存資料（捕捉電荷） 用的電荷捕捉層l〇4a之間隔有絕緣間隙壁116，因此其不 會對電荷捕捉層104a造成影響。 在本發明之一較佳實施例的非揮發性記憶體元件的製 造方法中，更包括在第1 E圖之後繼續進行金屬内連線製 程。請參照第1 F圖，此製程係首先在防紫外光襯層丨〗8上 形成内層介電材質（Inter-Layer Dielectrics，ILD) 120 ’並在内層介電材質i2〇中形成穿透防紫外光之襯層 118以及圖案化之抗反射層n〇a的接觸窗122。然後在介電 層120及接觸窗122上形成金屬層126。

第15頁 1225287 五、發明說明（ίο) β --- 請參照第1G圖，進行微影製程以及蝕刻製程，以將金 屬層126圖案化，例如是圖案化為導線結構126a，且導線 結構126a藉由接觸窗122而與控制閘極1〇5a電性連接。接 著進行PECVD製程，以在導線結構丨26a以及内層介電材質 120的表面上形成低表面電荷襯層128，且低表面電荷襯層 1 2 8的材質例如是氧化矽或氮化矽。以氧化矽為例，其 PECVD製程參數包括使用的功率例如是在8〇瓦〜12〇瓦之 間，較佳的是1 〇 〇瓦。而進行沈積之環境溫度例如是在攝 氏380度〜攝氏420度之間，較佳的是攝氏4〇〇度。且工作 壓力例如是在2.0torr〜3.0torr之間，較佳的是 2· 5torr。而所使用的反應氣體例如是矽烷以及一氧化二 氮’其中碎烧的流量例如是在2 〇 s c c m〜3 0 s c c m之間，較佳 的疋25sccm ’ 一氧化二氣的流量例如是在75〇sccin〜 lOOOsccm之間，較佳的是9〇〇sccm。而所沈積的薄膜厚度 例如是在900埃〜3300埃之間，較佳的是2000埃。值得注 意的是’在此所使用之石夕烧流量較習知技術中之石夕烧流量 小，且製程功率也較習知技術小，所以利用本發明之製程 參數能夠降低薄膜的沈積速率，以形成較緻密的薄膜，其 例如是能使沈積速率由習知每分鐘1 2 〇 〇 〇埃降低至每分鐘 3800 埃。 值得注意的是，一般以PECVD製程所形成之膜層，其 表面累積的電荷量與分佈情形會與所提供之功率大小以及 參與反應之氣體的化學性質有關。而在習知的PECVD製程 中，用以形成氧化矽層的功率通常係為1 85瓦，且矽烷的

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=約制通入90sccm。然而’由上述實施例可知，本發明在 PECVD 1程中所使用的功率以及矽烷流量遠比習知來的 =崔所以利用本發明之製程參數可減少在襯層128表面所 /、的電荷篁，進而降低天線效應對元件造成不良影響。 而且若低表面電荷襯層128之材質是選擇氮化矽，則低表 面電何襯層128更具有防止水氣滲入的功能。 #旦在本實施例中，測量出低表面電荷襯層128的表面電 荷里之方法例如是利用儀器測量襯層丨28以及基底丨〇〇的功 ，若兩者間之功函數差異大，表示襯層128之表面電 荷多，f之若兩者間之功函數差異小，則表示襯層丨28之 表面電荷少。所以藉由測量的數據即可知道，襯層丨2 8是 否達到所要求之低表面電荷。 此外’在本發明之另一較佳實施例中，抗反射層丨丨〇a 的材質例如是有機材料。此實施例是在定義出堆疊結構 11 3 (如第1B圖所示）之後，進行去光阻之製程，而使控制 閘1 05a暴露出來，如第2A圖所示。在此，由於使用的抗反 射層其材質是有機材料，因此在去除光阻層112的過程 中’可同時將圖案化之抗反射層1 1 〇 a移除。然後，在暴露 出的控制閘1 0 5 a表面形成薄氧化矽層11 9 a，其例如是形成 於控制閘1 05a之頂部及侧壁表面。而薄氧化矽層丨丨9a係用 以保護控制閘1 0 5 a免於遭到後續製程之損害。其中，薄氧 化矽層11 9a之材質與形成方法與上述實施例之薄氧化矽層 11 9相似。 而且，本實施例之元件標號與上述實施例相同者，其

11809twf.ptd 第17頁 1225287 五、發明說明（12) 材質與形成方法皆與上述實施例所述相似，以下將不再贅 述0 請參照第2B圖，在堆疊結構丨丨3之兩側之基底丨〇〇中形 成源極/汲極114。再於堆疊結構丨丨3之側壁上形成絕緣間 隙壁1 1 6，並覆蓋控制閘1 〇 5 a侧壁上之薄氧化矽層丨丨9 a。 請參照第2C圖，進行PECVD製程，在間隙壁116以及基 底1 0 0的表面上形成防紫外光之襯層丨丨8。請參照第2D圖， 在防紫外光概層118上形成内層介電材質（Inter —Uyer

Dielectrics ’I LD )120，並在内層介電材質120中形成穿 透防紫外光之襯層11 8以及控制閘丨05a上表面之薄氮氧化 石夕層119a的接觸窗122。然後在介電層12〇及接觸窗122上 形成金屬層1 2 6。 π參照第2 E圖，進行微影製程以及餘刻製程，以將金 屬層126圖案化，例如是圖案化為導線結構126a ,且導線 ，構1 26a藉由接觸窗1 22而與控制閘極丨〇5a電性連接。接 著進行PECVD製程，以在導線結構丨26a以及内層介電材質 120的表面上形成低表面電荷襯層丨28。 然而，上述貫施例中之金屬内連線製程並不限定於非 揮發性記憶體中，此金屬内連線製程亦可以應用於其他金 屬内連線製程，以下將舉一實施例說明之。請參照第3 A 圖，提供基底300，且基底300上已形成有導電結構3〇2， ，例如是MOS電晶體。接著請參照第⑽圖，於基底3〇〇以及 導電結構302表面上形成介電層30 6，並在介電層3〇6中形 成接觸©3G8。凊接著參照第3C圖，在介電層3G6及接觸窗

11809twf.ptd 第18頁 1225287 五、發明說明（13) ' - 3〇8之上表面上形成金屬層312。 請參照第3D圖，進行蝕刻製程將金屬層312圖案化， 例如是圖案化為導線結構312a，且導線結構312a係盥接觸 窗308電性連接。接著進行PECVD製程，以在導線結 以及介電層306的表面上形成低表面電荷襯層314，且襯層 31 4的材質例如是氧化矽或氮化矽。以氧化矽為例，其 PECVD製程參數包括使用的功率例如是在瓦〜瓦之 間’較佳的是1 0 0瓦。而進行沈積之環境溫度例如是在攝 氏380度〜攝氏420度之間，較佳的是攝氏4〇〇度。且工作 壓力例如是在2.0torr〜3.0torr之間，較佳的是 2· 5torr。而所使用的反應氣體例如是矽烷以及一氧化二 氣’其中石夕烧的流量例如是在2 〇 s c c m〜3 0 s c c m之間，較佳 的是25sccm，一氧化二氮的流量例如是在750sccm〜 100〇3(2(：111之間，較佳的是9〇〇5(：(：111。而所沈積的薄膜厚度 例如是在9 0 0埃〜3 3 0 0埃之間，較佳的是2 0 0 0埃。 綜合以上所述，本發明係採用低功率以及低沈積速率 之PECVD製程，以形成緻密且低表面電荷襯層，以降低天 線效應對元件的影響。另外，本發明更採用低功率以及低 沈積速率之PECVD製程來形成防紫外光襯層，以阻擋紫外 光穿透至電荷捕捉層中。由於本發明之非揮發性記憶體的 製造方法及金屬内連線製程係屬於簡單又不複雜的製造方 法，因此不但可以輕易解決上述之問題，又不會增加製程 複雜度。 雖然本發明已以較佳實施例揭露如上，然其並非用以

11809twf.ptd 第19頁 1225287 五、發明說明（14) 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

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圖式簡單說明 第1 A圖至第1 G圖是繪示本發明之一較佳實施例的一種 非揮發性記憶體的製造方法之流程剖面圖。 另一較佳實施例的一 剖面圖。 一種金屬内連線製程

第2A圖至第2E圖是繪示本發明之 種非揮發性記憶體的製造方法之流裎 第3A圖至第3D圖是繪示本發明之 的流程剖面圖。 【圖式標示說明】 100、300 :基底 1 〇 2 :穿隧材料層 102a :穿隧層 104 :電荷捕捉材料層 104a :電荷捕捉層 1 0 5 :閘極導電層 1 0 5 a :控制閘 1 0 6 :阻障材料層 1 0 6 a :阻障層 1 0 7 :金屬矽化物層 I 0 8 ·多晶石夕層 II 0 :抗反射層 110a :圖案化之抗反射層 11 2 :圖案化之光阻層 11 3 :堆疊結構 11 4 :源極/沒極 11 6 :間隙壁

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1225287 圖式簡單說明 118 ··防UV之襯層 119、119a ··薄氧化矽層 120 :内層介電材料 122、308 :接觸窗 126、312 :金屬層 126a、312a :導線結構 128、314 :襯層 3 0 2 ··導電結構 30 6 :介電層

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Claims (1)

1225287 六、申請專利範圍 1 · 一種非揮發性記憶體元件的製造方法，包括： 在一基底上依序形成一穿隧材料層、一電荷捕捉材料 層、一阻障材料層、一閘極導電層以及一抗反射層； 在該抗反射層上形成一圖案化之光阻層； 以該光阻層為蝕刻罩幕圖案化該抗反射層、該閘極導 電層、該阻障材料層、該電荷捕捉材料層以及該穿随材料 層，以形成由一穿隧層、一電荷捕捉層、一阻障層以及一 控制閘所構成之一堆疊結構，且該堆疊結構上係覆蓋一圖 案化之抗反射層；

移除該光阻層； 在暴露的該控制閘之表面形成一薄氧化層； 在該堆疊結構之側壁形成一絕緣間隙壁，覆蓋住該 氧化層；以及 / 在上述所形成之結構表面形成一防紫外光（UV)襯層。 2·如申請專利範圍第1項所述之非揮發性記憶體元件 的製造方法，其中該絕緣間隙壁係為一氧化矽間隙壁。 3 ·如申請專利範圍第1項所述之非揮發性記憶體元件 的製造方法’其中該防UV襯層係為一氮化石夕襯層。

，4 ·如申請專利範圍第3項所述之非揮發性記憶體元件 的製造方法’其中形成該氮化矽襯層之方法包括進行一電 聚增益型化學氣相沈積製程（PECVD)，且該PECVD之功率係 ^於370瓦至41〇瓦，該PECVI)之反應氣體係包括矽烷、氨 氣以及氮氣，且該矽烷之流量為50sccms6〇sccm。 5 ·如申請專利範圍第1項所述之非揮發性記憶體元件

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，2造方法，其中該抗反射層係為一無機介電材料，因此 除該光阻層時，該抗反射層不會被移除，且該薄氧化 層會形成在該控制閘之側壁表面 • b•如申請專利範圍第1項所述之非揮發性記憶體元件 的製造方法，其中該抗反射層係為一有機材料，因此在移 除该光阻層時，該抗反射層會一併被移除，且該薄氧化層 會形成在該控制閘之側壁以及頂部表面。 7·如申請專利範圍第1項所述之非揮發性記憶體元件 的製造方法，其中形成該薄氧化層之方法包括進行一熱氧 化製程。 8 ·如申請專利範圍第1項所述之非揮發性記憶體元件 的製造方法，更包括在該堆疊結構兩側之該基底中形成一 源極/沒極。 9· 一種金屬内連線製程，包括. 提供一基底，該基底上已形成有一導電結構； 在該基底上形成一介電層，覆蓋該導電結構； 在該介電層中形成與該導電結構電性連接之一接觸 · 固 ， 在該介電層上形成與該接觸窗電性連接之一導線結 構；以及 在該介電層以及該導線結構之表面形成一低表面電荷 〇 其 010·如申請專利範圍第9項所述之金屬内連線製程， 中該低表面電荷襯層係為一氧化矽襯層或是一鼠化矽襯

11809twf.ptd 1225287 六、申請專利範圍 層0 11 ·如申請專利範圍第丨〇項所述之金屬内連線製程， 其中形成該氧化矽襯層之方法包栝進行一電漿增益型化學 氣相沈積製程（PECVD)，且該PECVD之功率係介於80瓦至 12〇瓦，該PECVD之反應氣體係包括矽烷以及一氧化二氮， 且該石夕烷之流量為2〇sccm至30sccm。 1 2 ·如申請專利範圍第9項所述之金屬内連線製程，更 包括在該低表面電荷襯層上形成另一介電層。 1 3 · —種非揮發性記憶體元件的製造方法，包括·· 在一基底上依序形成一穿隧材料層、一電荷捕捉材料 層、一阻障材料層、一閘極導電層以及一抗反射層； 在該抗反射層上形成一圖案化之光阻層； 圖案化該抗反射層、該閘極導 荷捕捉材料層以及該穿隧材料 電荷捕捉層、一阻障層以及一 ’且該堆疊結構上係覆蓋一圖 以該光阻層為蝕刻罩幕 電層、該阻障材料層、該電 層’以形成由一穿隧層、一 控制閘所構成之一堆疊結構 案化之抗反射層； 移除該光阻層； ==制間之表面形成—薄氧化層； 侧之該基底中形成-源極"及極； 氧化層T且、。t側壁形成-絕緣間隙壁，覆蓋住該薄 防紫外光（uv)襯層； 在上述所形成之結構表面形成一 在該防UV襯層上形成—介電層；

1225287 六、申請專利範圍 接觸窗 導線結 在該$電層中形成與該控制閘電性連接之一 在$介電層上形成與該接觸窗電性連接之一 構；以及 在該）丨電層以及該導線結構之表面形成一低表 襯層。 叫电何 1 4·如申請專利範圍第1 3項所述之非揮發性記憶體元 件的製造方法，其中該絕緣間隙壁係為一氧化矽間隙壁。 1 5·如申請專利範圍第丨3項所述之非揮發性記憶體元 件的製造方法，其中該防UV襯層係為一氮化矽襯層。疋 1 6·如申請專利範圍第1 5項所述之非揮發性記憶體元 件的製造方法，其中形成該氮化矽襯層之方法包括“進行1 電聚增益型化學氣相沈積製程（PECvd)，且該pECVD<2 係介於3 70瓦至410瓦，該PECVD之反應氣體係包括;ε夕燒 氣氣以及氮氣’且該石夕院之流量為5〇sccm至60sccm。 1 7 ·如申請專利範圍第1 3項所述之非揮發性記憶體_ 件的製造方法’其中該低表面電荷襯層係為一氧化石夕概 或是一氮化石夕襯層。 胃 1 8 ·如申請專利範圍第1 7項所述之非揮發性記憶體-件的製造方法，其中形成該氧化矽襯層之方法包括進行1 電漿增益型化學氣相沈積製程（PECVD)，且該PECVD之j力^ 係介於80瓦至120瓦，該PECVD之反應氣體係包括;g夕燒^ μ 一氧化二氮，且該矽烷之流量為2〇3(：(：111至3(^(：：(3111。 1 9·如申請專利範圍第1 3項所述之非揮發性記憶體元 件的製造方法，其中該抗反射層係為一無機介電材料，_

11809twf 1225287 六、申請專利範圍 移除該光阻層時，該抗反射層並不會被移除，且該薄 匕層會形成在該控制閘之側壁表面。 件的申請專利範圍第13項所述之非揮發性記憶體元 移除im其中該抗反射層係為一有機材料，因此在 声會fir該抗反射層會一併被移除’且該薄氧化 曰會形成在該控制閘之側壁以及頂部表面。 件的造非揮發性記憶體元 氧化製程其中形成該薄氧化層之方法包括進行-熱 2 2 ·如申睛專利範圍第1 3項 件的製造方法，更包括在該低表面電Y襯揮/上'？'體元 電層。 电何襯層上形成另一介 11809twf.ptd 第27頁