TW582139B - Integrated circuit and circuit arrangement for converting a single-rail signal into a dual-rail signal - Google Patents

Description

⑴ 玖、發明說明 (發明說明應敘明：發贿屬之麟領域、先前猶、内容、實施方式及圖式簡單說明) 技術領娀 本發明係與各種可用以將資料輸入一雙執邏輯轉接（開 關）電路中之暫存器電路有關。 先前技術 各種轉接（開關）電路，例如一種含有1至η個解碼器之轉 接電路，通常均係作成微電子裝置之型態。亦即，在任一 連接至轉接（開關）電路上游部份中任一暫存器内所錯广 之任一邏輯狀態的每一資料位元係由一個在該暫存器輪 出端上出現的某一單獨數值表示之。就本項技術領域所牛 及之「單執」電路而論，前述原則也可適用於各種轉接電 路以及各該電路之輸出電路中之所有節點。任一狀態位_ 之邏輯數值或其互補數值各有一相對應之電節點。但是 利用單執技術製造之各種轉接電路，其傳輸或處理之次 身訊 内容，易遭外人竊取（例如··利用「差分乘方分析法 」竊 取）。 差分乘方分析法（DPA)乃是一種可用以攻擊晶片式電路 卡以達到竊取晶片電路卡内所儲存機密資訊（諸如：卜 迭、石馬 或密鑰）之最重要方法之一。此種方法包括在一既定 〜社式 或一既定演算程序中於一或多個時序週期内計算並坪4 就某一晶片電路片所1付之電流概況資料或其電荷整數 值。如果該項程式已執行足夠次數，就可以利用所剛得, 料中任一系列性資料變化情形和相關電荷整數值之門、 關聯性求得與應加保密之資料有關之評估分析結論。 582139

(2) 為了提高利用差分乘方分析法攻擊晶片電路卡之難度 ，可利用「雙軌」技術產製各式轉接（開關）電路之方式對 抗竊密之不法行為。與傳統式單軌邏輯電路不同者乃係在 單執邏輯電路中，每一資料或每條單獨資料路徑中之每一 資料位元實際上各由一轉接（開關）電路中一個單獨電節 點表示之，而在利用雙軌邏輯電路時，則係利用兩個節點 k及kg表示資料中之每一位。因此，如果k相當於該資料位 元之真正邏輯數值b，且kg相當於一無效數值bn=非為（b) 值時，該位元就會有一有效邏輯數值。 為達到理想的電荷整數值不變性，可利用具有有效邏輯 數值（b，bn) = (1，0)或（0, 1)之兩種個別狀態，且在二者之間 已嵌入一「預先充電狀態」，使節點k和節點kq分別被充電 至一相同電位。其後，各節點或各條信號路徑乃取得邏輯 上無效之數值（1，1)或（〇,〇)。就一預先充電狀態（1，1)而言 ，也就是相當於在一含有節點k之資料或信號路徑中之某 一狀態順序之情況下，節點kq可能呈現下列各種邏輯狀態 順序： (1，1)(0，1)(1，1)(1，0)(1，1)(1，0)(1，1)(0，1) ···.等等 就任何上開各種邏輯狀態而論，其不變原則乃是，由一 預先充電狀態到達一邏輯上有效值之過程中，涉及到某一 單獨節點須使其電荷由1轉回至0之變化，而由一邏輯上有 效值到達預先充電之過程中，則涉及某一單獨節點須使其 電荷由0轉回到1之變化。此種狀態變化與任一個別狀態位 元之邏輯有效值無關。

582139 田上 π〜电何整數值與 邏輯有效數值(b，bn)之順序無關’但應確保節點让和節點 k q應含有相同之電容量…’採用此種保密措施時，任 一資料路徑之電流概況資料不受操作期間内所處理資料 之變化的影響。故而，利用差分类1 ~ 、 產刀石方刀析法竊取資料乃無 法奏功。 ' 以下係參閱附圖1至附圖4來帮明杏兪社1丄 J固4木詋明先刖技術中如何利用 雙執技術製造轉接（開關）電路之情形。 圖1所示乃係一含有1至11個解碼器形式之一種轉接（開 關）電路200之方塊筒圖範例。該轉接電路係利用雙軌技術 設計而成，亦即，該轉接電路上之資料輸入部份有兩個輸 入連接端20卜202,可在該等輸入連接端上施加每一位元 雙軌信號b<2:0>，bn<2:0>。在該轉接電路2〇〇内部，此等 輸入信號被稱之謂a<2:0>，an<2:〇>。在轉接電路2〇〇上資 料輸入部份前面有一暫存器i 〇〇和一反向器11〇，後者係用 以將一單軌信號轉換成一雙軌信號後再將該信號供應至 轉接電路200之輸入端。在暫存器ι〇〇之資料輸入端1〇1上 有一單軌信號a<2:0>輸入該暫存器另有一時脈信號連 接端103，其上有一時脈信號輸入。 每當該時脈信號進行至上升波緣階段時，施加在資料輸 入端1 0 1上之單軌信號即被傳送至資料輸出端1 〇2上，可在 該處引出之信號被稱之為z<2:〇>。每次將前述輸出信號 2<2:0>直接供應至該轉接電路2〇〇上並經由反向器^供 應至輸入連接端202上時，就會發生將單執信號轉換成雙 (4)

582139 軌信號之操作。因此，暫存器1〇〇之資料輸出部份1〇2係連 接至兩條輸出線路104，105上，其中一條是直接連接至轉 接電路200，而另一則是經由反向器110再連接至該轉接電 路200因此’該雙軌信號是由兩個信號七<2:〇>及bn<2:〇> 組成。 在圖1所不之實施範例中，係假定該暫存器1 0 0係一三個 位元之暫存器’且該轉接電路2〇〇也是一個3位元解碼器。 本絶例選定之位元長度僅供方便參考說明之需。實際上， 暫存器及轉接電路當然可設定不同之位元長度。在本範例 中’轉接電路200之輸出端係提供一種八位元信號z<7:〇> 。實用上’該轉接電路並非一定是本實施範例所選定之一 種1至8個解碼器之電路。反之，該轉接電路可設計成任何 型式之電路。 該一個或三個暫存器1 0 0 (如圖3所示之細部圖）在本範 例中係屬主/從式暫存器。其主要暫存器（即圖中左方虛 線部份之暫存器）及從屬暫存器都是一種推挽式結構之「 資料閂鎖」電路。其中之主閂鎖電路包含一個C2MOS轉接 (開關）電路150，連接至一個也是一個c2MOS轉接開關結 構之回授反向器151上。而其中之從屬閂鎖電路同樣也是 利用C Μ 0 S轉接（開關）設計而成，並連接至主資料閃鎖電 路的下游。由於此類暫存器之設計方法已為先前技術所熟 知，故在本說明書中對其詳細内容不再贅述。 圖2所示乃圖1所示1至$個解碼器之設計概略圖。本圖明 確顯示，該轉接電路2〇〇共有六個輸入連接端，其中之兩 (5) 圓嗎續買 個輸入連接端2(H，202係專供每一位元之需。如先前就圖 1提供之說明，有一邏輯有效信號a<〇>，a<i〉，a<2>已施 加在輸入連接端2〇1上，而相關之互補信號an<〇>，an<1> ’ an <2>則是施加在輸入連接端2 02上，因為該轉接電路 2 0 0係一 1至8解碼器，故而含有八個資料輸出端2 〇 3，每一 輸出端分別提供z<〇>〜 z<7>，中之一個信號。該電路係 利用若干NAND閘路210以業界已知之方式作成，各該 NAND閘路之輸出端係連接至若干n〇r閘路22〇之輸入端 。各該NAND閘路210之輸出端上所提供之信號被各之為 bq<0>··· bq<3>。由於該解碼器之設計為先前技術中已知 之設計方法，故而在此不再贅述。 圖4所示為圖1及圖3所示各種信號，以及時脈信號 等信號之時序圖解範例。除圖中所示之時脈信號c L κ之外 ，圖4中亦包括：施加在暫存器i 〇〇資料輸入端i 〇丨上之信 號a<2:0> ;施加在連接端2〇1，2〇2上之雙執信號；由各 NAND閘路210產生之信號bq<3:〇>;以及可在該轉接網路 200資料輸出端203上引出之信號z<7:〇〉。 在本範例中’係假定，在圖4所示時脈信號CLK之第一 次上升波緣出現之前’已有一數值「1〇〇」於該時脈週期 内先被寫入該三個位元之暫存器t 〇 〇内。亦即，在開始時 ，應有下列情況： b<2:0> = ”100”，bn<2:〇> =，,〇"，， bq<3:0> = ”1110，，及 z<7:0> =，，〇〇 1 0000，，〇 582139 (6)

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當時脈信號C L K之第一個上升波緣出現時，在資料輸入 端1 0 1上數值a < 2 : 0 > = ” 1 1 1 ”即被納入在暫存器1 〇 〇内。此一 數值係被送往該暫存器1 0 0之資料輸出端1 〇 2，因而，於開 始時，該信號b<2:0>即被施加至輸出線路1〇4上，以及輸 入連接端20 1上，而且，由於該反向器1 1 〇之轉接時間有限 ，故而在該項轉接時間終了之後，於輸入連接端202上始 可接收到前述信號經過轉換後之反向信號bn<2 : 0>。由於 各該#號係在不同時間上施加在輸入連接端2 0 1和2 0 2上 ，所產之效果乃是，中間信號bq<3:0>在到達穩定的最後 數值”0 1 11”之前，先由其初期數值<11 1〇>短暫地變更為一 邏輯無效狀態"0000”。亦即，轉接電路200之資料輸出端 203也會短暫地提供一邏輯無效中間狀態，其開始數值為 z<7:0> =”000 1 〇〇〇〇”，在到達穩定最後數值”〗〇〇〇 〇〇〇〇” 之前會短暫地出現一邏輯無效之中間狀態” Π 1 1 〇〇〇〇，，。

時脈信號進入第二個上升波緣時，數值a<2:〇> = ”111”即 同再次施加在暫存器i 00之各輸入端1 0丨上，結果，各項信 號 b<2:0〉； bn<2:0> ; bq<3:0> ;及 z<7:0>也再度發生變化。 此一範例可凸顯先前技術所製造之電路配置，有其缺點 存在：隨著施加於輸入連接端2〇1，202上之信號b，bn中 暫時性的偏移變化，轉接電路2 〇 〇之資料輸出端2 〇 3可能會 短暫地通過邏輯上無效之中間狀態，進而導致連接在轉接 電路200下游部份之各電路方塊内發生故障，或增加電路 之複雜性。此外，其此等中間狀態相關之信號變化過多時 ’其實質意義乃是各相關電容量必須進行不必要的電荷倒 -10- 582139 (7) I發明說_續頁 反操作，使能量消耗也隨之提高。再者，暫存器之電流概 況資料和該轉接電路之電流概況資料受到所處理之相關 輸入資料a(或a，an)之影響甚大，亦即，即使採用雙軌技 術，但其電路配置，完全受到差分乘方分析程序之影響。 因此，本發明之目的乃係規範一積體電路或以及任一電路 配置必須將一單軌信號轉換成一雙軌信號，即可輕易地避 免發生上述之缺點。

可藉由一種根據申請專利範圍第1項特點製成之積體電 路，以及利用一種具有申請專利範圍第9項特點之電路配 置即可達成此一目的。在這些訂為依據之申請專利事項中 可發現若干有利之改進措施。

用以將該單執信號轉變為雙軌信號之裝置，包括一記憶 體單元，其輸入部份係連接至該積體電路之資料輸入端， 並連接在透明狀態中連接有邏輯有效雙執信號之各輸出 端上；而在該記憶體單元之輸出端和用以對各相關輸出線 路執行預先充電，並在該等輸出線路上保持一條由預先充 電狀態轉換到邏輯狀態（或反向轉換）通道之該積體電路 資料輸出端之間設有一電路配置。 本發明藉由該雙軌信號於產生後不能直接輸出至資料 輸出端之特點，以消除邏輯上無效之各種中間狀態。此項 功能係由設置在該記憶體單元和資料輸出端之間的電路 配置執行之。此一電路配置首先確保各條輸出線路已接受 預先充電路處理。在此種情況下，預先充電線是在相同之 時脈狀態值（低或高）時執行。在另一時脈狀態值（高或低） -11 - 582139 (8) 時’該預先充電機制則與資料輸出端隔離，且在此同時， 施加在該電路配置上輸入端之雙執信號（亦即，自記憶體 單元輸出之兩個信號）乃直接輸出至含有兩條線路之資料 輸出端。因此，連接在本發明所揭示創新性積體電路丁游 之一個轉接電路的兩個輸入連接端乃可同時接收邏輯上 有效之信號，以及其互補值。亦即，在下游之轉接機制内 就不會發生邏輯上無效之狀態了。 由該積體電路引出之兩條線路最好在該時脈信號經過 每次之下降或上升波緣後，就接受一次預先充電處理。換 言之’每當該時脈信號在低或高狀態時，就執行一次預先 充電操作。如此即可收到提高該積體電路性能之效果。 在本發明之某種設計中，有一電路設置可將時脈信號供 應至該記憶體單元之一個第一時脈信號輸入端上。此外， 另有一電路設置可將反向時脈信號供應至記憶體單元上 之一個第二輸入端上。如果該記憶體單元係一資料閂鎖 (例如在一可選用具體實例中之設計），可使此一資料閃鎖 設定在一種透明或被閂鎖狀態。在此種透明狀態下，施加 在資料輸入端之信號可被直接連接至該閂鎖電路之輸出 端上。 在本發明之某一設計中，該電路配置含有一疊接電壓轉 接邏輯部份（CVSL)，其各個輸入連接端係連接至記憶體 單元之輸出端，而其各輸出連接端則係接自該積體電路之 輸出線路。該疊接電壓轉接邏輯部份（為先前技藝熟知之 設計）可確保，施加在其輸入端之雙軌信號係待 Γ列提供至 -12- 582139 (9) 發明說明續頁j 該一創新性積體電路之輸出端。此種設計乃意謂，並無任 何一條輸出線路可僭取在高階或低階之間的任一不確定 狀態。

為利用上述疊接電壓轉接邏輯部份之功能達到對各條 輸出線路進行預先充電之目的，該電路配置特別設有一第 一和一第二轉接元件，各該元件之控制連接端分別與時脈 信號及反向時脈信號耦接，且各該元件之負載路徑係連接 在一第一或第二供電電位連接端和一條相關之輸出線路 之間，於記憶體單元處於透明狀態時，前述第一及第二轉 接元件即處於接通之狀態。 倘若該記憶體單元未處於透明狀態，則上述兩個轉接元 件係處於未接通狀態，且須由上述疊接電壓轉接部份使其 啟動，此時該等元件當然也是被耦接至各輸出線路上。如 此乃可在各輸出線路上提供一條可由預先充電狀態轉換 成邏輯狀態之直接通路。

如果在一電路配置中設置多個上述創新性積體電路，即 可依據該等積體電路之數目，提供一種多位元長度之輸入 信號。 以下特參閱各附圖，對本發明之各項優點提供詳細說 明。 實施方式 圖5所示係一含有三個暫存器5 0 0之創新性電路配置方 塊圖。每一暫存器500各有一資料輸入端501，可在其上施 加一信號a<0〉，a<l>，a<2>。每一暫存器500各有兩個輸 -13 - 582139

(ίο) 出連接端5 0 2，5 0 3，構成該暫存器5 〇 〇之資料輸出部份。 备資料輸入端5 0 1上被施加一單軌信號時，在資料輸出部 份。或上述兩個輸出連接端502及503上即可提供一種可供 外接之雙軌信號，該信號包括邏輯有效值b<〇>，b<i>， b<2>’以及相關之互補值bnco〉，bn<l>及bn<2>。每一暫 存為50〇各設有一時脈信號連接端5〇4，可在其上施加一時 脈信號CLK。 每一暫存器500之兩個輸出連接端502，503分別連接在 一轉接電路200上之兩個輸入連接端2〇1，202上。為便於 舉例說明起見，假定該轉接電路2 〇 〇係一 3位元解碼器式之 轉換電路，亦即一 1至8解碼器，但在原則上，該轉接電路 可設計成任何形式之電路。亦即，該轉接電路也可能是一 η-位元解碼器’如然，則在該轉接電路2 〇 〇上必須為每一 =貝料輸入端提供η個暫存器500。圖2所示即為該轉接電路 200之電路設計圖。 圖6及圖7所示，乃係在第一及第二種實施範例中之一個 暫存器500之設計圖，亦即用以將一單軌信號轉換成一雙 軌彳5號之積體電路的設計圖。該兩個實施範例之設計，基 本上彼此類同’所不同者乃係在圖6之具體實例中，係將 連接至輸出連接端502，503之各條輸出線路設定在一種預 先充電狀悲（1，1);而在圖7所示範例中，則係提供一預 先充電狀態為（0，〇 )之設定。 該暫存裔含有一個構成一資料閂鎖型態之相關記憶體 單元sz。該資料閂鎖上之輸入端SZE係連接至該暫存器之 -14- 582139 ⑼ 資料輸入端5 Ο 1上。該資料閂鎖SZ有兩個輸出連接端 SZA1，SZA2,在透明狀態期間可提供雙軌信號zn，z或yn， y，該資料閂鎖電路也含有一第一時脈信號輸入端S Z C 1， 其上可施加上述時脈信號CLK，以及一第二時脈信號輸入 端SZC2，可將上述反向時脈信號，施加在其上。 為使雙軌信號y，yn能於一次預先充電狀態之後立即被 送往輸出連接端5 02, 503，以及一下游轉接電路之輸入連 接端201，202(參閱圖5)，乃提供一電路配置52〇。 在上述兩種不同具體實施例範中，該電路配置520包含 一疊接電壓轉換部份525，以及第一及第二轉接元件 TP3，TP4(參見附圖6)，和TN3及TN4(參見附圖7)。 到目前為止已說明之具體實施，就本發明所揭示各種不 同暫存器中均為彼此相同之裝置，在下文中，該電路配 置，開始說明時足以附圖6為參閱依據，該圖與圖7所說明 者不同。 前已說明，圖6所示之積體電路在連接至輸出連接端 502，503處之輸出兩條線路上產生一預先充電狀態（1， 1)。為達此目的，該兩個輸出連接端502，503可經由前述 第二轉接元件TP3及第一轉接元件TP4再連接至一供電電 位VDD上。該第一及第二轉接元件TP3及TP4是一種P-通道 電晶體。在各該電晶體之控制連接端均施加上時脈信號 C L K。亦即，當該時脈信號C L K處於低位階時，各該輸出 連接端502，503，經常被預先充電至狀態（1，1)上。 疊加電壓轉接邏輯部份525包括上述之各個N -通道 582139 (12) TNI，TN2，TN3以及兩個P_通道電晶體TP1，TP2，以確 保，於時脈信號C L K進入上升波緣階段時，能將可自資料 閂鎖電路SZ上兩個輸出連接端SZA1，SZA2引出之信號， y’ yn傳送至兩個輸出連接端502，503上。而當該時脈信 號處於高位階時，該資料閂鎖電路乃被閂鎖起來，因而可 保持住前述兩個信號值y，yn。

當時脈信號CLK到達邏輯值1(相當於高位階值時，第一 及第二轉接元件TP3，TP4立即被關斷。同時，電晶體TN3 即可將電晶體TNI，TN2連接至參考接地電位點Vss上。在 電晶TN 1之控制連接端上已被施加一邏輯有效信號y，而 在上述η -通道電晶體TN2之控制連接端上已被施加一互 補信號y η。因此，邏輯值0 (相當於低位階，乃被提供至兩 個輸出連接端502, 503中任一輸出連接端上，因為可由該 輸出連接端經由電晶體ΤΝ2，ΤΝ3或TNI，ΤΝ3直接與參考 接地電位端Vss。前述該等Ρ通道電晶體ΤΡ1，ΤΡ2上已連 接至本輸出連接端502，503之控制連接端乃可將輸出連接 端502，503中之另一輸出連接端連接至供電電位VDD。因 此，電晶體TP1，TP2即可確保，該兩個輸出連接端502， 503能提供清楚之信號z，zn。 如果時脈信號C L K之邏輯值為〇，該資料閂鎖S Z即處於 透明狀態，亦即，在資料輸入端SZE和兩個輸出連接端 SZA1及SZA2之間已建立一條直接連接路徑。在此同時， 兩個輸出連接端502，503乃經由第一及第二轉接元件 TP3，TP4被預先充電至邏輯值1。 •16- (13)

582139 圖7所示第二種不同之具體實施例之工作原理和其設計 方式與圖6所示者类員同。在圖7所示範例中，當時脈信號值 CLK-0時’其貧料閂鎖sz也是處於透明狀態。而連接至 輸出連接端502，503之各條線路（〇,〇)乃可經由兩個屮通 道電晶體TN3，TN4(其各自之控制連接端上已施加反向時 脈信號。當CLK = 0時，構成該疊接電壓轉接邏輯部份一部 份之P-通道電晶體TP3已停止工作，亦即，在資料輸出端 SZA 1及SZA2處所提供之雙軌信號y ; yn此時# $能被傳 送至暫存器輸出連接端502，503上。 因此，僅可當時脈信號CLK進入上升波緣階段時，始可 到達上述情況。當時脈信號之邏輯值為丨時，第一及第二 轉接元件TN3，’ TN4即被關斷。且電晶體τρ3即可將卜通 道電晶體ΤΡ1，ΤΡ2連接至供電電位Vdd。而在各該卜通道 電晶體各自之控制輸入端上即被施加上上述與本信號y， yn。此時，兩個電晶體TN1 ’ 丁>^2則被用以在輸出連接端 502，503上產生互補信號。 上述兩種不同實施範例均可確保，將雙軌信號同時提供 至輸出連接端5 0 2，5 0 3上’俾使一下游轉接裝置不致到達 任何邏輯上之無效中間狀態。 圖9所示乃係圖5所示電路配置十各種信號及時脈信號 CLK之信號時序圖解。信號a<2:0>係被施加在該暫存器5〇〇 之貧料輸入端501上。信號b<2:〇>可取自輸出連接端5〇2 上’信號bn<2:〇>則係提供至另—輸入連接端5〇3上。然 後，此等信號乃被施加至一下游轉接電路（圖5中者）之兩 (14) (14)582139 諱碉磷l.i 個輸入端20 1 ’ 202上。信號bq<3:0>乃是各NANE)閘極之 輸出信號，前已陳明。因此，此一信號乃係出現在轉接電 路200内部之信號。最後一個信號2<7:0>係指該轉接裝置 200之輸出信號。 於CLK = 0時’由每一資料閃鎖電路SZ，且被提供至兩個 輸出連接端502，503處之各種信號b<2>，bn<2>，及 b < 1 : 0 >，b ii < 1 : 0 >均係被預先充電處理後到達（丨，1)及 (00 ’ 00)狀態。此乃因為’圖5中上端之暫存器5〇〇係按照 圖6所示之結構設計而成，而另兩個暫存器5 〇 0則係按照圖 7所示者設計而成。此種設計僅供參考之用。原則上，暫 存器500可按圖6或圖7中任一種方式使用。最重要之一點 乃是，必須將預先充電狀態施加至一轉接電路之各輸入 端。 依照上述暫存器500之工作方式，當時脈信號cLK = 0 時，信號bq<3:0>及z<7:0>也是處於預先充電狀態r Η"」 及「0000 0000」。於時脈信號CLK進入上升波緣時，在輸出 連接端SZA1及SZA2處之雙執信號y，yn即分別被送往暫存 器500之兩個輸出連接端502及503。在圖9中，施加在各資 料輸入端50 1處之各種信號係以符號「d」表示之，而各種 d信號可顯示之邏輯值分別列明於圖9 a之統計表内。依據 雙執信號技術原理d信號也定於時脈信號CLK進入上升波 緣不久後即可提供至輸出連接端502處。在此同時，信號 bn<2:0>=非（d)信號則被提供至輸出連接端503處。由於各 種正確信號係於同時被施加至轉接電路200之兩個輸入連 -18- 582139

接端201，202處，該轉接電路乃可自一預先充電狀態直接 進入邏輯有效狀態d’。此種狀態變化亦發生在資料輸入端 203處，亦即，在該處之信號，也可隨著暫存器輸出信號 之狀態變化而直接轉變為邏輯有效值。

因此，本發明所揭露之創新性積體電路或電路配置可防 止在各種下游電路中於等化處理各種延遲輸入信號時發 生錯誤，或增加電路複雜性等缺點事項。並可避免發生過 多而不必要的信號變化過程。實際言之，此乃表示，電路 中各個具有電容功能之部絕不會使其存儲之電荷發生不 必要的倒反現象，從而可收降低能量消耗之功效。此外， 轉接電路之工作電流外形不會受到該電路所處理相關資 料之不當變化的影響，亦即，此等電路可對抗利用差分乘 方分析法之外來攻擊（竊取資料）行為。

圖8所示乃係一資料閂鎖電路之設計範例。該資料閂鎖 電路含有兩個C2MOS開關電路85 0，85 1，其中之85 1開關 電路的功能係一回授倒反器。因資料閂鎖電路之基本設計 技術已為業界熟知，故在此不再贅述。而圖8所示者僅為 一種範例，實際設計時可有不同的方式。 圖式簡單說明 圖1所示係利用先前技術所設計之相關電路配置，該電 路包含一暫存器和一下游轉接電路之方塊圖。 圖2所示係圖1所示轉接電路之基本設計略圖，該轉接電 路之型態是一種8之1(1 of8)解碼器。 圖3所示係圖1所示暫存器電路之電路設計實例。 -19- 582139

(16) 圖4所示圖1所示電路中各種信號之時序圖解。 圖5所示係一創新性電路配置連同其下游轉接電路之基 本設計圖。 圖6所示乃係可用以將各條輸出線路施以預先充電後使 其到達邏輯狀態（1，1)之一個創新性積體電路的第一種具 體實施範例。 圖7所示乃係可用以將各條輸出線路施以預先充電處理 後，使其到達邏輯狀態（〇，〇)之一個創新性積體電路之第 二種具體實施範例。 圖8所示乃係圖6及圖7所示記憶體單元電路之一種具體 實施範例。 圖9所示乃係圖5所示電路配置内各種信號之時序圖解。 圖式代表符號說明 CLK 時脈信號 η 位元長度 SRS 單執信號 DRS 雙軌信號 SZ 記憶體單元 SZE 輸入資料閂鎖 SZA1， SZA2 輸出資料閂鎖 SZC1， SZC2 時脈信號輸入端 100 暫存器 101 資料輸入端 102 資料輸出端 -20- 582139 (17) 103 104 ， 105 110 150 ， 151 152 160 ， 161 162 200 201 ， 202 203 210 220 500 501 502 ， 503 504 5 10 520 525 526 ， 527 528 ， 529 850 ， 851

時脈信號連接端 輸出信號 倒反器 C2 MOS記憶體單元 倒反器 C2 MOS記憶體單元 倒反器 轉接電路 輸入連接端 輸出連接端 NAND 閘 NOR閘 暫存器 資料輸入端 輸出連接端 時脈信號連接端 倒反器 電路配置 疊接電壓轉接邏輯部份（CVSL) 輸入連接端 輸出連接端 C2 MOS記憶體單元

852 倒反器 a(<n : 0>) 信號 -21 - 582139 (18) b(<n:0>) 信號 bn(<n:0>) 信號 z(<n:0>) 信號 zn(<n:0>) 信號 y(<n:0>) 信號 yn(<n:0>) 信號

Claims (1)

1. 拾、申讀專利範® 1. 一種可用以將一單軌信號轉換成一雙執信號之積體電 路，包含： 一個時脈信號連接端（CLK); 一個資料輸入端（501)，含有一條輸入線路，可在其上 施加一單執信號（a < η: 0 >); 一個資料輸出部份（502，503)，可在其上兩條輸出線 路上引出一雙軌信號（b<n: 0>，bn<n: 0>); 一種可用以將一單軌信號（a<n:0>)轉換成一雙軌信號 (b<n:0>，bn<n:0>)之裝置（500)，此裝置係連接在資料 輸入端（5 01)和資料輸出端（502，5 03)之間， 其中用以將一單執信號（a<n:0>)轉換成一雙執信號 (b<n:0>，bn<n: 0>)之裝置（5 00)包含： 一記憶體單元（SZ)，其輸入端（SZE)係連接至該積體 電路上一個資料輸入端（501)，且其兩個輸出連接端 (SZA1，SZA2)在透明狀態時可提供邏輯上有效之雙軌 信號（b<n:0>，bn<n:0>);以及 一種電路配置（520)，係配置在該記憶體單元（SZ)上兩 個資料輸出連接端（SZA1，SZA2)和該積體電路上兩個 資料輸出端（502，5 03)之間，用以對連接至該兩個資料 輸出端（502，5 03)之各條輸出線路執行預先充電處理， 並碟保在該等輸出線路上可由預先階段充電直接進入 邏輯狀態之路徑。 2. 如申請專利範圍第1項所說明之積體電路，其中連接至 輸出連接端（502，503)之該積體電路各條輸出線路，於

   582139 時脈信號（C L K)每次進入下降波緣或上升波緣之後，即 會接受預先充電處理。 3.如申請專利範圍第1項或第2項之積體電路，其中之時 脈信號（CLK)係供應至該記憶體單元（SZ)上之第_個時 脈信號輸入端（SZC1)上。 4·如申請專利範圍第1項或第2項之積體電路，其中之倒 反資料信號（CLK)係供應至資料閃鎖電路（sz)上—個第 二時脈信號輸入端（SZC2)上。 5·如申請專利範圍第丨項或第2項所說明之任一積體電路 ，其中之電路配置（520)含有一疊接或電壓轉接邏輯部 份（CVSL)，其兩個輸入連接端（526，527)係連接至記憶 體單元（SZ)之輸出端（SZA1，SZA2)上，而其輸出連接 端（5 28 ’ 5 29)乃係來自該積體電路之兩條輸出線路（5〇2 ，503) ° 6·如申請專利範圍第5項說明之積體電路，其中之電路配 置（520)含有一第一及第二轉接元件（ΤΡ1，τρ2)，其各自 之控制連接端分別耦合至該時脈信號（CLK)，而其各自 之負載路徑係連接在一第一供電電位連接端（VDD)以 及連接至輸出連接端（502，503)之兩條輸出線路中某一 相對應之輸出線路上，當該記憶體單元（SZ)處於透明狀 態時，前述第一及第二轉接元件（TP1，TP2)即處於接通 狀態。 7·如申請專利範圍第5項說明之積體電路，其中之電路配 置（520)含有一第一及第二轉接元件（TN1，TN2)，其各 582139 申·諸專·利·範ϋ續頁 自之控制連接端分別耦合至該倒反時脈信號（CLK)，且 各自之負載路徑係連接在一第二供電電位連接端（VSS) 和連接至兩個輸出連接端（5 02，503)之兩條輸出線路中 某條相對應之輸出線路上，當該記憶體單元（SZ)處於透 明狀態時，前述第一及第二轉接元件（TNI，ΤΝ2)即處 於接通狀態。 8. 如申請專利範圍第1項或第2項之積體電路，其中之記 憶體單元（SZ)是一資料閂鎖電路。 Φ 9. 一種電路配置，含有如申請專利範圍第1項至第8項中 任一項之多種積體電路。