TW569394B - Process for forming multi-layer low-k dual damascene interconnect - Google Patents

Description

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本發明係有關一種雙鑲嵌（(jual damascene)製程及結 構’特別是關於一種形成多層低介電常數銅雙鑲嵌連線 multi-layer low-k dielectric Cu dual damascene interconnect)之製程。 由於，體電路（IC)的製程發展進步快速，IC中的元 件，，到高密度化，元件的尺寸不斷地縮小，因為丨c元件 的=密度化和尺寸的縮小，需要更先進的導線結構和傳輸 1*生犯更佳的新材料，因此以銅作為導體的材料來取代原有 導線。由於I C元件的高密度，使得製程工作的難度被 ，高，，於是一種雙鑲嵌製程及結構被發展出來，因為雙鑲 入的製程提供製程單純化的優點，因而降低製程工作‘難 度。 I 般而σ 雙鎮嵌的製程具有單純化的優點，可以減 二製耘的步驟，而以銅作為導體的材料能夠有效的降低導 I的電阻。但是在極高密度的I c中，銅製程雙鑲嵌連線仍 :、、、、因為層間介電廣（Inter — Layer Dielectric ; ILD)的高 等效门電¥數而導致高的電阻-電容（RC)延遲，因而造成 1C的動作速度延遲的結果，因此需要降低介電層的介電 數’以解決I c的速度延遲的問題。 、使用低介電常數的材料作為層間介電層可以降低雙鑲 嵌連線的有效介電常數。例如zhao等人在美國專利第

569394 五、發明說明（2) 6, 100, 184號中沉積二低介電常數介電層及一蝕刻停止 (etch-stop)介電層在該二低介電常數介電層之間，然後 再蝕刻該二低介電常數介電層以形成雙鑲嵌通孔（v i a hole)及填充銅導體塞。不過，此法的介電常數的降低受 到限制。原因之一係該二低介電常數介電層之間的蝕刻停 止介電層的介電常數較高，因而增加總介電常數。另一原 因係更低介電常數的材料無法適用此製程。Kitch在美國 專利第6，143，641號中提出另一種雙鑲嵌製程，在一介電 層中完成銅雙鑲嵌後除去該介電層，另行填入低介電常數 的介電層。此法雖然可能更進一步降低有效的介電常數， 而且，同樣地，更低介電常數的材 卻使得製程更加複雜 料無法適用此製程。 ^ 在低介電常數材料中，氧化物玻璃（例如FSG)的介電 嘉數約為3 · 5 ’化學氣相沉積氧化物（例如S i 0C )的介電’常 數在2.5至3之間，而旋塗（spin_〇n)低介電常數介電質最 低，其介電常數低於2· 5。習知的雙鑲嵌製程使用介電常 數"於2· 5與3之間的材料對於降低有效的介電常數已經達 f，必須改用更低介電常數的材料才能進一步降低總 :電韦數。不幸地，旋塗低介電常數介電質雖然具有低於 接5的，丨電常數，卻不易實施大面積、均勻且厚層的沉 Ϊ電=適於目前已知的雙鑲嵌製程。，塗低介電常數 -4 i ί ΐ程上較難控㈣’適合填補溝渠，、如果用來取代 白知雙鑲嵌製程中的介電層，將使得良 習知技藝尚不能好好地利用旋塗低介電常數介電層；；低

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雙鑲喪連線的有效介電常數因&，一種改良的製程 ==用旋塗低介電常數介電廣來降低雙鑲嵌連 電常數，乃為所冀。

Igg目的輿概怵 、袭綠=的主要目的，在於提出一種形成多層銅雙鑲嵌

# ^ ’程，以降低雙鑲嵌連線的有效介電常數，減少1C 的遥《度延遲。 根據本發明的一個實施例，一種形成多層低介電常 雙鑲嵌連線之製程包括化學氣相沉積具有第一低介電常數 之第一介電層於一基底（substrate)上，蝕刻該第一介電 層以形成許多雙鑲嵌通孔穿過該第一介電層到達該基底之 一表面，形成第一阻隔層（barrier layer)被覆該第一介 電層及該基底之該表面，於每一該雙鑲嵌通孔内形成一·銅 導體塞’形成第二阻隔層覆蓋該銅導體塞，使得該第一及 第二阻隔層封閉該銅導體塞，回钱刻（etch back)該第一 介電層以形成許多溝渠（trench)介於該許多雙鑲嵌通孔之 間，〜以及旋塗具有小於該第一低介電常數之第二低介電常 數的第二介電層於該許多溝渠内。 雜細說啤 第一圖到第八圖係根據本發明的雙鑲嵌製程實施例。 如第一圖所示，介電層1 〇沉積在基底1 2上，且被蝕刻 形成雙鑲彼通孔1 4。此處的基底1 2係指雙鑲嵌連線的

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底層，例如已經製作 層。介電層1 〇可 f夕電子70件的半導體材料或金屬化 或是化學氣相沉穑t是具有介電常數約為3·5的氧化物，· 2· 5到3之間。、’ （CVD )形成的SiOC，其介電常數在 如第 及基底1 以具有阻 充至通孔 其僅餘留 度略低於 示，沉積 0亦係具 可以使用 械式研磨 刻阻隔層 五圖所示 2上，包括覆 隔銅的流動的 1 4内。回蝕 在通孔1 4内 介電層10，如 一上阻隔層2 有阻隔銅的流 金屬、金屬合 法（Chemical 2 0，使其僅 成一阻隔層16被覆於 蓋通孔1 4的侧壁，該 材料製成。然後沉積銅 刻該銅導體1 8及阻隔 ’該銅導體18及阻隔 第三圖所示。接下來， 〇至該銅導體1 8上， 動的材料製成。阻隔層 金或金屬化合物導體。 Mechanic Polishing 餘留在通孔1 4上方的 背1：層1 〇 阻隔層1 6 導體1 8填 層1 6，使 層1 6的高 如第四圖所 該阻隔層2 1 6 及 2 0 以化學性機 ;CMP )回姓 部份，如第 接下來，如第六圖所示，蝕刻介電層1 〇以形成溝渠 2 2-介於銅導體塞1 8之間，然後旋塗低介電常數介電層 2 4以填入溝渠2 2中’如第七圖所示，該旋塗低介電常 數的介電質2 4具有小於2· 5的介電常數。如第八圖所 示，回蝕刻介電層24，以平坦化介電層24及阻隔層2 〇。到此即完成一層雙鑲嵌連線。 此雙鑲嵌製程的原理及特點如下。先利用例如化學氣 相沉積法形成大面積且均勻的介電層1 0達到所要的厚度

569394 五、發明說明（5) : ---- ，該=電層1 〇具有介電常數在2· 5到3之間，此介電層工 0在70成銅導體塞1 8之後被部份移除使其變薄，此被 除的部份改以更低介電常數的旋塗介電層填補，如此則降 低總介電常數，又可保有高良率。 重覆上述的製程即可製作多層雙鑲嵌連線，例如第九 圖所不’在完成第八圖的雙鑲嵌連線後，重複第—圖到 八圖的製程在該單層雙鑲嵌結構上形成另一層雙鑲嵌連 線。、詳言之，此第二層雙鑲嵌連線包括以化學氣相沉積法 形成的SiOC3 0沉積在介電層2 4及阻隔層2 0上，被阻 隔層包覆的銅導體塞3 4穿過介電層3 〇及阻隔層2 〇連 接其下方的銅導體塞i 8，以及旋塗低介電常數介電層 充在銅導，塞3 4之間。依此方式可獲得更多層的雙^嵌 連線二在每一層的雙鑲嵌連鍊中，各銅導體塞之間包括二 化學氣相沉積S i 0C及一旋塗低介電常數介電層。 卜 以上對於本發明之較佳實施例所作的敘述係為闡明之 目的’而無意限定本發明精確地為所揭露的形式，基於以 上的教導或從本發明的實施例学習而作修改或變化是可能 的’-實施例係為解說本發明的原理以及讓熟習該項技術者 以各種實施例利用本發明在實際應用上而選擇及敘述，本 發明的技術思想企圖由以下的申請專利範圍及其均等來決 定。

第8頁 569394 圖式簡單說明 對於熟習本技藝之人士而言，從以下所作的詳細敘述 配合伴隨的圖式，本發明將能夠更清楚地被瞭解，其上述 及其他目的及優點將會變得更明顯，其中： 第一圖係形成雙鑲嵌通孔後的剖視圖； 第二圖係沉積銅導體層後的剖視圖； 第三圖係形成銅導體塞後的剖視圖； 第四圖係沉積第二阻隔層後的剖視圖； 第五圖係回蝕刻第二阻隔層後的剖視圖； 第六圖係回蝕刻第一介電層後的剖視圖； 第七圖係旋塗第二介電層後的剖視圖； 第八圖係平坦化第二介電層及第二阻隔層後的剖視 圖；以及 第九圖係形成多層雙鑲嵌連線後的示意圖。 圖號對照表： 1 0 介電層 1 2 基底 1 4- 雙鑲嵌通孔 1 6 阻隔層 1 8 銅導體 2 0 阻隔層 2 2 溝渠 2 4 旋塗介電層 3 0 介電層

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Claims (1)

1. 569394 、申請專利範圍 1、一 括下列步驟 沉積真 餘刻該 介 形成第 面 種形成多層低介電常數雙鑲嵌連線之製程，包 有第一低介 第一介電層 電層到達 随隔層被 電常數之第一介電層於一基底上； 以形成許多雙鑲嵌通孔穿過該第一 該基底之一表面； 覆該第一介電層及該基底之該表 於每一該雙鑲嵌通 二阻隔層覆 形成第 阻 回餘刻 嵌 旋塗具 第 2、 如 體塞的步驟 沉積一 ~回ϋ刻 鑲 3、 如 刻銅導體層 的部份。‘ 4、 如 阻隔層覆蓋 隔層封閉該 該第一介電 通孔之間； 有小於該第 一介電層於 申請專利範 包括下列步 鋼導體層填 該銅導體層 嵌通孔内。 申請專利範 後移除該第 申請專利範 該銅導體塞 孔内形成一銅導體塞； 蓋該銅導體塞，使得該第 銅導體塞； 層以形成許多溝渠介於該 以及 一低介電常數之第二低介 該許多溝渠内。 圍第1項之製程，其中該 驟： 充於該許多雙鑲嵌通孔内 使得該銅導體層僅餘留在 圍第2項之製程，更包括 一阻隔層在該許多雙鑲嵌 一及第一 許多雙鑲 電常數的 形成銅導 ;以及 該許多雙 在該回蝕 通孔以外 圍第1項之製程，其中該形成第 的步驟包括下列步驟：

   569394 六、申請專利範圍 沉積該第二阻隔層於該銅導體塞及第一介電層上；以 及 化學性機械式研磨該第二阻隔層使得該第二阻隔層僅 餘留在該許多雙鑲嵌通孔上方。 5、如申請專利範圍第1項之製程，其中該沉積第一 介電層的步驟包括化學氣相沉積Si 0C。 6 _、如申請專利範圍第1項之製程，其中該回蝕刻第 一介電層的步驟包括濕蝕刻。 7、 如申請專利範圍第1項之製程，更包括在該旋塗 第二介電層的步驟後回蝕刻該第二介電層以平坦化該第二 介電層及第二阻隔層。 8、 如申請專利範圍第7項之製程，更包括下列步 驟： 沉積具有第三低介電常數之第三介電層於該第二#電 層及第二阻隔層上； 蝕刻該第三介電層及第二阻隔層以形成許多第二雙鑲 嵌通孔穿過該第三介電層及第二阻隔層到達該第 - 一銅導體塞之一表面； 形成第三阻隖層被覆該第三介電層及該第一銅導體塞 之該表面； 於每一該第二雙鑲嵌通孔内形成一第二銅導體塞； 形成第四阻隔層覆蓋該第二銅導體塞，使得該第三及 第四阻隔層封閉該第二銅導體塞； 回蝕刻該第三介電層以形成第二溝渠許多介於該許多

   第12頁 569394 六、申請專利範圍 第二雙鑲嵌通孔之間；以及 旋塗具有小於該第三低介電常數之第四低介電常數的 第四介電層於該許多第二溝渠内。 9、一種多層低介電常數雙鑲嵌連線，包括： 具有第一低介電常數之第一介電層於一基底上； 具有小於該第一低介電常數之第二低介電常數的旋塗 ’第二介電層於該第一介電層上； 許多雙鑲嵌通孔於該第一及第二介電層内； 每一該雙鑲嵌通孔内有一銅導體塞；以及 一阻隔層介於該銅導體塞與第一及第二介電層之間。 1 0、如申請專利範圍第9項之雙鑲嵌連線，其中該 第一低介電常數約在2. 5至3之間。 1 1、如申請專利範圍第9項之雙鑲嵌連線，其中該 第一介電層係SiOC。 ” 1 2、如申請專利範圍第9項之雙鑲嵌連線，其中該 第二低介電常數小於2. 5。

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