TW569241B - Output sense amplifier for a multibit memory cell - Google Patents

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Description

)()9241 五 、發明説明 發明背景 本發明關於資訊儲存裝置，特 ,w 直符別關於供電阻性位元之作 為記憶體裝置之一部分之感測放大器。 …作 上：：：目前已可製造多位元記憶體單元，其可有二個以 ##怨。具有賴縣構之材料其巾，異常磁__ 材枓’及高溫超導材#ίΗτς 改變。 （Tsc)又电阻特性可由外部影響 例如，具有鈣鈦礦社槿 一"構材枓又特性，特別是CMR及 HTSC材料可施加一或多 找 ' 义^私脈衝於薄膜或材料上而改 交”特性。來自脈衝或多贩输命 ^ ^ 乂夕脈衝（电％強度或電流強度足夠 使材料之物理狀態改變，田 λ 又因而可修改材料之特性。脈衝為 低能量，故不致破壞岑女庐走榨 飞大巾田破壞材枓。可施加多脈衝於材 料上以產生材料特性之治旦 ,、 <〜里改交。可改變之特性之一為材 料之電阻。利用用以咸岸矗， 心I取初改蜒艾相反極性脈衝，此一 改變可能至少部分可逆。 ?成電阻性位元之材料之電阻可在一範圍值上變化。使 ，早一電阻性位元可支援一個以上之一等值二進制位元資 料。一單一電阻性位元可能儲存等值於數個二進制位元之 值。 本發明概述 、備有一讀取電路，以轉換儲存於一電阻性位元中之一值 為一等值二進制輸出。該讀取電路包含一自連接至第一位 疋感測及第二位元感測放大器之電阻性位元之電壓輸入。 咸第一位元感測放大器包含連接至電壓輸入，第一輸出位 ΐ紙張尺度適财s @家鮮(CNS) Μ規格(―挪公爱)----- 569241 A7
几線及第-源極之一輸入節點。該第二位元感測放大哭包 含-連接至電壓輸入線及第二源極之輸入節點。第出 位兀線連接至—轉換器’其有一輸出連接至分壓器。該分 I器包含FETs串聯㈣換器輸出與—位準調整輸入之間， 其與FET源極對應，該源連接至第_源極。分壓器進一步 包σ連接土第一源之分壓器輸出。自分壓器至第二源極
之連接提供—補償，以使輸人電壓高於第二位it感測放大 器之最初換電壓時’第二位元感測放大器可再設定其二造 制輸出。 圖式簡略說明 裝 圖1為一 2-位元讀取電路之略圖。 圖2為一 3-位元讀取電路略圖。 圖3為一 3-位元之讀取電路略圖及對應之輸出波形。 本發明詳細說明
圖1顯示一用以轉換具有四電壓位準之多位元記憶體單 元為2·位元二進制輸出之讀取電路丨〇之說明性舉例。 該讀取電路1 0顯示有二輸出位元，B 1及B2。二輸出位 元可使讀取電路1 0轉換多位元記憶體單元之4電阻位準為 一二進位數自〇 〇至Π。讀取電路1 0顯示有二位元測放大器 及一分壓器電路。 一輸入電壓（Vin) 1 2自一多位元記憶體單元連接，該單 元未示出，輸入連接至第一位元感測放大器2 〇之第一輸入 節點22，及第二位元感測放大器40之第二輸入節點42。 第一位元感測放大器20包含一 PMOS電晶體（Q3) 24與一 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 569241 A7 B7 五、發明説明（3 ) NMOS電晶體（Q4)26串聯於第一輸出位元線28，亦稱B2。 該PMOS電晶體24及NMOS電晶體26顯示串聯於Vcc與接地 之間。該NMOS電晶體26有一源30接地。雖然可用其他切 換點，此第一位元感測放大器2 0較佳在輸入電壓12約等於 V c c電壓之一半時切換。 第二位元感測放大器40包含一 PMOS電晶體（Ql)44與 NMOS電晶體（Q2)46串聯於第二輸出位元線48，如B1所 示。如圖所示，PMOS電晶體44之源極連接至Vcc。NMOS 電晶體50亦有一源極50。雖然可用其他切換點，此第二位 元感測放大器40較佳在輸入電壓12與源極50之電壓差為 Vcc電壓之四分之一時切換。 一分壓器電路80包含一對電晶體Q6及Q8。如圖示二電晶 體均為η-型，但本發明使用之分壓器電路可利用p-型電晶 體製造。分壓器電路80包含一位準調整輸入82，其可對應 一分壓器電晶體之源極並連接至源極30，一位元輸入84經 轉換器86，及第一分壓器輸出87連接至第一輸出位元線 28，該輸出87,即Vx連接至第二位元放大器40之源極50。 位元輸入84連接至電晶體92之汲極88及閘極90，俾汲極與 閘極被短路。第一分壓器輸出87連接至一對電晶體間之閘 極94及一連接點96。第一分壓器87之輸出電壓較佳為位元 輸出84電壓之一半。雖然位元輸入84較佳為一半之電壓， 但其他電壓位準亦為理想，並在申請專利範圍之内。電晶 體對Q6及Q8為二進位”10”及二進位”11”設定觸發電壓。 流經Q1之電流當B1切換時流經Q2之電流相等，即VI及 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 569241
V3。因此’ Vx在切換點為Q8之汲極電壓，假定m〇s汲極 電流依照平方律，以下恆等式說明切換關係。 KN(V 1-Vtn)2 = Kp(Vcc-V1-Vtp)2 ( i)
Kn(V3-Vx-Vtn)2 = Kp(Vcc-V3-Vtp)2 (2) 自（1)及（2)可得：
Vx - (Vcc-Vtm^Vtp) (V3-VΠ (3)
Vcc^Vl-VTp
因為電晶體之電阻為其W/ L比值之函數，亦甚為明顯，即 理想分墨之可適當整電晶體之W / L比值而獲得調整· W6/L6=_Vx_=-LVcc-Vtn-Vtp)(VS-V1) (4) 裝 W8/L8 Vcc-Vx Vcc(Vcc-VTp-V3) + Y3(VTN + VTp) 因此’如设计弟一分壓器之電晶體q 6及Q 8，一準確之切換 電壓控制可以獲得。亦可能使電晶體之長度相等，而僅調 整其寬度，俾電壓分壓為W0/W8之函數。雖然分壓器電路
之電晶體顯示為η-型溝道電晶體，分壓器電路亦可利用p_ 型溝道電晶體製成。 讀取電路之數位輸出在自多位元記憶體單元輸入電壓為 0與VI，VI及V2，V2及V3，V3及V4之間時為00，01， 10，11。電壓V1應大於n_型溝道電晶體之門限電壓 (VTN)。VI，V2，V3及Vcc不需均分。以下電壓關係應予 以保持：¥“=¥4>¥3>¥2>¥1>乂丁\及¥4«^3>-¥丁1>。表1顯示 電壓輸入Vin與轉換之二進制輸出之關係。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 569241 A7 B7
表1
Vcc=V8>V7>V6>V5>V4>V3>V2>Vi>vtn^v8-V7>.Vtp 。電壓不需平均分壓。分壓器電晶體之尺寸可予調整以Z 最佳操作。
裴 訂
參考圖2，顯示讀取電路1〇〇〇具有三輸出位元。。該讀 取電路1 〇〇〇具有三個位元感測放大器及二分壓器電路。瞭 解以下之圖1中讀取電路說明後’應甚為明顯，即為每— 位元增加一額外之位元感測放大器及額外分壓器電路，則 可提供一額外位元。 一輸入電壓（Vin) 12自一多位元記憶體單元，其未示 出，連接至第一位元感測放大器100之第一輸入節點1〇2， 一第二位元感測放大器200之第二輸入節點202，及第三位 元放大器300之第三輸入節點302。
第一位元感測放大器1〇〇包含一 PMOS電晶體104與NMOS 電晶體106串聯於第一輸出位元線108，如B3所示。PMOS __ - 8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 569241 A7 B7 五、發明説明（ ） 6 電晶體104及NMOS電晶體106串聯連接於Vcc與地之間。 NMOS電晶體106有一源極110如圖示接地。其他切換點亦 可使用，此第一位元感測放大器100較佳為在輸入電壓12 為電壓Vcc之半時切換。 第二位元感測放大器200包含一 PMOS電晶體204，其與 一 NMOS電晶體206串聯於第二輸出位元線208，如B2所 示。如圖示，PMOS電晶體204的源極被連接至Vcc。 NMOS電晶體亦有一源極2 1 0。雖然其他切換點亦可使用， 此第二位元放大器200較佳在輸入電壓12與與源極210之電 壓差為電壓Vcc之四分之一時切換。 第一分壓器電路400包含一對電晶體。如圖示，二電晶 體均為η-型，如分壓器使用於本發明中時，亦可利用p-型 電晶體製成。分壓器電路包含一第一位準調整輸入402， 其對應分壓器電晶體源極，連接至源極1 1 0，一位元輸入 404經轉換器406連接至第一輸出位元線108，第一分壓器 輸出407連接至第二位元感測放大器200之源極210。位元 輸入404連接至汲極408及電晶體412之閘極410，俾汲極與 閘極被共同短路。第一分壓器輸出407連接至閘極420，及 一對電晶體間之連接點430。雖然其他分壓器比值亦可 用，第一分壓器407之電壓較佳為位元輸入404電壓之半。 第三位元感測放大器300包含PMOS電晶體304與NMOS電 晶體306在第三輸出位元線308串聯，如B1所示。如圖示， PMOS電晶體304之源極連接至Vcc。NMOS電晶體亦有一 源極3 1 0。雖然其他切換點可用，此第三位元感測放大器 _^_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 569241 A7 B7 五、發明説明（7 ) 300較佳在輸入電壓12與源極3 10電壓間之電壓差約為Vcc 之八分之一時切換。 第二分壓器電路500包含一對電晶體。如圖示其均為p-型，但與本發明使用之分壓器電路可用η-型電晶體構成， 如上所討論者。該分壓器電路包含一第二位準調整輸入 502，其可對應於分壓器電晶體之源極，其連接至源極 210，一位元輸入504經轉換器506連接至第二輸出位元線 208，第二分壓器輸出507連接至第三位元感測放大器300 之源極310。位元輸入504連接至電晶體512之源極508。第 二位準調整輸入502連接至閘極520及一汲極522。雖然可 用其他分壓器比值，第二分壓器輸出507之電壓較佳為位 元輸入504及源極502間電壓差之四分之一。 為說明目的，圖2中之讀取電路10顯示有一 η-型分壓器 電路400及一ρ-型分壓器電路500。亦可能使用全η-型分壓 器，全Ρ-型分壓器，或任何η-型分壓器與ρ-型分壓器之組 合。 參考圖3，其說明一讀取電路及伴隨之輸出波形。注 意，高輸出電壓在所示波形中對應二進制” 0”。第一分壓 器電路400及第二分壓器電路500如圖示均利用η-型電晶 體。一旦電壓位準足夠高時，第一位元感測放大器輸出Β3 切換，如702所示，第一分壓器輸出407在第二位元感測放 大器200之源極210提供足夠之補償，俾第二位元感測放大 器可返回高電壓輸出，704所示。如源極2 10連接至地，一 旦有足夠電壓如V2達到時，第二輸出位元線208將降低如 -10- 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐）
裝
569241 A7 B7 五、 發明説明（ 706所示，如較高電壓一直施加時仍然保持低。補償之出 現使第二輸出位元線208返回高輸出值，如704所示。所有 前補償之組合效應，此例中之自分壓器輸出407補償第二 分壓器輸出507，使第三輸出位元線（B 1) 308切換，如圖 示。在額外位元情況下，額外分壓器電路之效應將進一步 對補償有貢獻。在實際實施中，切換點可能不經常成行。 分壓器電路及輸入感測放大器之設計可使最佳化至平均間 隔之切換點。此外，如切換點在二電壓點間成帶，可設計 記憶體裝置以使電阻性位元之電壓位準位於已知電壓帶之 理想位置。 以上已討論說明性實施例，但涵蓋不限於此等特殊實施 例。例如，額外之感測放大器及分壓器可加入以增加額外 位元。應甚為明顯，上述電晶體稱為MOS型裝置，其他適 合電晶體包括不用氧化物為閘極絕緣器者亦可使用。例如 任何適當之FET電晶體亦可使用。申請專利範圍將決定本 發明之範疇。 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
裝 訂

Claims (1)

  1. 8 8 8 8 A BCD 569241 六、申請專利範圍 1· 一種用於多位元記憶體單元之讀取電路，該讀取電路包 含： a) —電壓輸入； b) —第一位元感測放大器，其包含第一輸入節點連 接至電壓輸入、第一輸出位元線及第一源極； c) 一第二位元感測放大器，其包含一第二輸入節點 連接至電壓輸入、第二輸出位元線及一第二源極；及 d) —電壓分壓器電路，其包含一位準調整輸入連接 至第一源極、一位元輸入經轉換器連接至第一輸出位元 線及一分壓器輸出連接至第二源極。 2.如申請專利範圍第1項之讀取電路，其中該第一位元感 測放大器為一 CMOS轉換器。 3·如申請專利範圍第1項之讀取電路，其中該第二位元感 測放大器為一 CMOS轉換器。 4. 如申請專利範圍第1項之讀取電路，其中該分壓器電路 為一 NMOS分壓器。 5. 如申請專利範圍第1項之讀取電路，其中該分壓器電路 為一 PMOS分壓器。 6·如申請專利範圍第1項之讀取電路，其中該第一輸出位 元線對應於最高位準位元，及該第二輸出位元線對應較 低位準位元。 7. 如申請專利範圍第1項之讀取電路，其中該第一源極為 接地。 8. —種用於多位元記憶體單元之讀取電路，包含： -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    8 8 8 8 A B c D 569241 六、申請專利範圍 a) —電壓輸入自多位元記憶體單元連接至第一 CMOS 轉換器，以使電壓輸入連接至第一PMOS電晶體之第一 閘極，及至第一 NMOS電晶體之第二閘極，其中該第一 CMOS轉換器包含第一PMOS電晶體，其第一源極連接 至Vcc，第一汲極連接至第一位元線輸出，該第一 NMOS電晶體包含一第二汲極連接至第一位元線輸出， 及第二源極接地； b) —第一分壓器電路包含第一位準調整輸入連接至 第二源極，一第一位元輸入經第一換換器連接至第一位 元線輸出，及一第一補償輸出； c) 其中該電壓輸入亦自多位元記憶體單元連接至第 二CMOS轉換器，以使該電壓輸入連接至第二PMOS電 晶體之第三閘極及第二NMOS電晶體之第四閘極，其中 該第二CMOS轉換器包含第二PMOS電晶體，其第三源 極連接至Vcc，及一第三汲極連接至第二位元線輸出， 第二NMOS電晶體包含第四汲極連接至第二位元線輸 出，及一第四源極連接至第一補償輸出。 9.如申請專利範圍第8項之讀取電路，進一步包含： a) —第二分壓器電路包含第二位準調整輸入連接至 第四源極，第二位元輸入經第二轉換器連接至第二位元 線輸出，及一第二補償輸出；及 b) 其中該電壓輸入亦自多位元記憶體單元連接至第 三CMOS轉換器，以使電壓輸入連接至第三PMOS電晶 體之第五閘極，及第三NMOS電晶體之第六閘極，其中 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    裝 玎 569241 A8 B8 C8 D8 申請專利範圍 該第三CMOS電晶體包含第三PMOS電晶體，其所含之 第五源極連接至Vcc，其第五汲極連接至第三位元線輸 出，該第三NMOS電晶體包含一第六汲極連接至第三位 元線，及一第六源極連接至第二補償輸出。 10. 如申請專利範圍第8項之讀取電路，其中該第一分壓器 電路包含串聯之FETs，每一 FET具有FET閘極及FET汲 極一起短路，以使第一補償輸出可自FETs間之連接點 獲得。 11. 一種用於多位元記憶體單元之讀取電路，包含： a) 第一裝置，其用以感測自多位元記憶體閂入電壓 及提供第一輸出電壓； b) 第二裝置，其用以感測自多位元記憶體單元之輸 入電壓與補償電壓間之電位差，及提供第二輸出電壓； 及 c) 一裝置，其用以根據第一輸出電壓提供偏移電 壓。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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