經濟部智慧財產局員工消費合作社印製 556224 A7 9408pif.doc/008 ηη 五、發明說明（I ) 本發明係根據於2001年11月19日提申之韓國專利申請案 號2001-71800主張優先權，其內容並整體倂入以作參考。 本發明是有關於一種半導體記憶體元件，且更特別的是有 關於一種共享感測放大器結構之半導體記憶體元件。 第1圖係一方塊圖，繪示出一種傳統的半導體記憶體元件。 參考第1圖，一半導體記憶體元件1〇包括一記憶區塊12，其 更包括複數行，而每一行具有一對位元線，以及複數個記憶胞， 例如是動態隨機記憶體(DRAM)，靜態隨機記憶體(SRAM)，或 是可電性抹除程式化唯讀式記憶體EEPROM胞。 一對位元線DB0及DBbO組成了一行(第一行），而第二， 第三及第四行則分別包括了下列各對位元線，即UB0及UBbO， DB1及DBbl，以及UB1及UBbl。奇數及偶數行交替排列於 記億區塊12中。爲簡化起見，第1圖僅繪示出8行位元線，但 已知更多行的位元線可排列其中。 第一位元線預充電及等化電路14係連接在位元線DB0及 DBbO之間，其包括三個NMOS電晶體Ml，M2及M3，而之 間的連接關係如第1圖所示。第一位元線預充電及等化電路14 對應一控制信號PEQi而將預充電及等化至一預定電壓(例如， 電壓VCC的一半）。第一位元線絕緣電路16則選擇性地將第一 行的位元線DB0及DBbO連接至其感測放大器18。如第1圖 所示，第一位元線絕緣電路16包括NMOS電晶體M4及M5。 NMOS電晶體M4及M5係根據一控制信號PISOi同時開啓或 關閉。 感測放大器18係一習知之閉鎖式感測放大器，其連接第一 4 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I — Γ · I a — — — — — — — — · 經濟部智慧財產局員工消費合作社印製 556224 A7 9408pif.doc/00 8 B7 五、發明說明（7) 行之位元線DBO及DBbl至電壓線LA及LAb。電壓線LA經 由一 PMOS電晶體Ml 1連接至一陣列Varray之電源供應電壓， 而該PMOS電晶體Ml 1係根據一控制信號LAPG開啓或關閉。 控制區塊20係對應感測致能信號/BLSA_en而產生控制信號 LANG 及 LAPG。 與連接位元線DB0及DBbO之第一行的電路相同，電路 14，16及18係分別連接至位元線對DB1及DBbl，DB2及 DBb2，以及DB3及DBb3對應之第三，第五及第七行。連接 至奇數之構成元件係以相同之參考數字標示，其敘述在此予以 省略，相似地，一第二位元線預充電及等化電路22 ’ 一第二位 元線絕緣電路24，以及一第二感測放大電路26連接至每一個 偶數行。連接至每一偶數行的構件與連接至奇數行的構件相同’ 因此在此省略其描述。 第2圖係第1圖之控制區塊的電路圖，而第3圖係繪示第 2圖所使用之控制信號的波形。參考第2圖，控制區塊20包括 一反相器INV1，一延遲器21，以及一 NAND閘G1，並對應 一感測致能信號/BLSA_en產生控制信號LANG及LAPG。當 感測致能信號/BLSA_en具有一高至低轉換時，如第3圖所示， 控制信號係被啓動至高位準。如此使得第1圖之NMOS電晶體 M10被開啓，以提供一接地電壓至電壓線LAb。在延遲器21 之一遲滯時間後，控制信號LAPG由一高位準轉換至一低位準， 如第3圖所示。如此使得第1圖之PMOS電晶體Ml 1被開啓， 以提供陣列Vairay之一電源供應電壓至電壓線LA。 上述半導體記憶體元件之問題在於耦合雜訊於不同行之相 5 本纸張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐) — — — — — — — — — — — — - — Γ I I I I ^^ !1!1 ^^ — — — — ΙΙΙΙΓΙ — — -(請先閲讀背面之注意事項再填寫本頁) -^1 ϋ ·1 ϋ I H ·ϋ ϋ - 556224 9408pif.doc/008 A7 B7 五、發明說明（1 27 ) (請先閱讀背面之注意事項再填寫本頁) 鄰位元線之間產生，以下將作更詳細之說明。每一行之一個位 元線係一真位元線，而另一個係爲互補位元線，已知當一列或 一字元線被選取時，與選取字元線連接之記憶胞的數據可被傳 送至真或互補位元線。 參考第4A圖，其係用來描述因感測到儲存於各行記憶胞 之數據爲’Γ時產生的耦合雜訊，例如，當連接至一行之真位元 線UBO的記憶胞儲存數據’Γ時，與一預充電壓相較，該行真 位元之電壓係增加一對應數據’ Γ的電壓。而其互補位元線UBbO 之電壓則保持爲一預充電壓。當控制信號LANG被啓動時，位 元線之電壓具有相對低的電壓，亦即，互補位元線UBbO可能 會降低至接地電壓。然後當控制信號LAPG被啓動時，位元線 之電壓相對較高，也就是說，真位元線UB0可能被增加至陣列 Varray的電源供應電壓。 經濟部智慧財產局員工消費合作社印製 當連接相鄰行之真位元線DB1的記憶胞儲存數據’1’時， 與預充電壓相比，真位元線DB1之電壓則增加一對應數據’1’ 的電壓，而互補位元線DBbl之電壓則維持在充電電壓。在啓 動控制信號LANG時，一位元線之電壓相對較低，亦即互補位 元線DBbl朝向接地電壓降低。然後，當控制信號LAPG被啓 動時，位元線具有一相對較高的電壓，即亦，真位元線DB1向 著陣列電壓Varray增加。 一耦合電容在第一及第二行位元線UBO，UBbO，DB1及 DBbl間的相鄰位元線UBbO及DB1之間形成。當第一行互補 位元線UBbO之電壓降低至接地電壓時，取決於控制信號LANG 之高-低位準，第二行真位元線DB1之電壓即刻經由耦合電容 1 2 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 經濟部智慧財產局員工消費合作社印製 556224 A7 9408pif.doc/008 β7 五、發明說明（ll ) 降低，如第4行所示。此現象稱爲”耦合雜訊”，耦合雜訊會導 致錯誤數據的輸出。 即使在各行所選擇之記憶胞儲存的數據爲時仍可產生耦 合雜訊，以下將作更詳細的敘述。參考第4B圖，其繪示出因 感測到各行記憶胞儲存之數據而產生之耦合雜訊。在記憶胞 連接儲存數據之行的真位元線UB2時，與一預充電壓相比， 真位元線UB3之電壓則一對應數據之電壓下降。在啓動控 制信號LANG時，位元線，之電壓相對較低，也就是真位元線 UB3之電壓向著接地電壓降低。而當控制信號LAPG被啓動時， 位元線之電壓相對較高，也就是互補位元線UBb3係向著陣列 之電源供應電壓Varray增加。 當記憶胞連接至儲存數據之鄰近行的真位元線DB3時， 在真位元線DB3之電壓則以一與預充電壓相較下，對應’0’數 據之電壓降低，而其互補位元線DBb3則維持在預充電壓。當 控制信號LANG被啓動時，位元線之電壓相對較低，也就是真 位元線DB3之電壓朝向接地電壓降低。而當控制信號LAPG 被啓動時，位元線之電壓相對較高，亦即互補位元線DBb3朝 向陣列之電源供應電壓Varray增加。 當一行之真位元線UB3的電壓根據控制信號LANG之低-高位準轉換而降低至接地電壓時，其互補位元線DBb3立即經 耦合電容降低，如第4B圖所示。結果，這種耦合雜訊將造成 錯誤的數據。 因此本發明之目的在提供一種半導體記億體元件，其可以 防止在不同行而相鄰位元線之間的雜訊。 7 ---------i*丨—丨f丨丨訂·丨！丨-線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） 556224 A7 9408pif.doc/00 8 B7 五、發明說明（i) 根據本發明之一特徵，一半導體記憶體包括彼此相鄰之一 第一及第二行，其中每一行具有一對位元線；一第一感測放大 器，連接至第一行之位元線，以感測及放大在第一行位元線之 間的電壓差；一第二感測放大器，以感測及放大第二行位元線 之間的電壓差；以及一控制裝置，以控制第一及第二感測放大 器。當第一及第二行之相鄰位元線之電壓在讀取操作時以反向 改變時，控制裝置控制第一及第二感測放大器，因此在相鄰位 元線的電壓同時被第一及第二感測放大器放大。同時，當第一 及第二行相鄰位元線之電壓在讀取操作時同向改變時，控制裝 置控制第一及第二感測放大器，以使相鄰位元線之電壓被第一 及第二感測放大器以一預定的時間隔放大。 圖式簡單說明 本發明之更完整的內容，以及其他優點將可參考以下詳細 敘述以及附圖而更加明顯，在圖式中相同或類似的元件係以相 同之參考標號標示，其中： 第1圖係一方塊圖，繪示出傳統半導體記憶體元件之一部 分； 第2圖係一電路圖，繪示出第1圖所示之控制區塊； 經濟部智慧財產局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 第3圖繪示出第2圖所示之控制信號的波形； 第4A圖係用以描述在感測到各行之記憶胞所儲存的數據 爲’Γ時所產生的耦合雜訊； 第4B圖係用以描述在感測到各行之記憶胞所儲存的數據 爲’〇’時所產生的耦合雜訊； 第5圖爲本發明之半導體記憶體元件的方塊圖； 8 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 經濟部智慧財產局員工消費合作社印製 556224 A7 9408pif.doc/008 B7 五、發明說明（6 ) 第6圖係一方塊圖，繪示出對應第5圖之一記憶區塊的感 測放大器及控制區塊； 第7圖係第6圖所示之控制區塊的一較佳實施； 第8圖繪示第7圖之控制區塊所產生之控制信號的波形； 以及 第9圖係根據對應一行之記憶胞中所感測到的數據而產生 之雜訊。 圖式之標記說明： 10 :半導體記憶體元件 12 :記憶區塊 14 :第一*位兀線預充電及等化電路 16 :第一^位兀線絕緣電路 18 :第一感測放大器 20 :控制區塊 21 :延遲器 22 :第二位元線預充電及等化電 24 :第二位元線絕緣電路 26 :第二感測放大器 100 :半導體記憶體 120A/B :感測放大區塊 140A/B :控制區塊 142 :延遲器 140 :延遲器 實施例 9 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） (請先閱讀背面之注意事項再填寫本頁)
556224 A7 9408pif.doc/008 β7 五、發明說明（〇 ) 本發明之較佳實施例將參考附圖詳細敘述如下。 第5圖係一方塊圖，繪示出本發明之一半導體記憶體元件 的一部分。參考第5圖，一半導體記憶體元件100包括複數個 言己11區塊BLK0，BLK1，BLK2，以及BLK3。雖然在第5圖 中未顯示出來，每一個記憶區塊包括了記憶胞(例如是DRAM 胞)以行列矩陣排列，而每一行具有一真及一互補位元線。感測 放大區塊則置於每一記憶區塊的兩側(上或下半部）。例如，一 感測放大器120A置於記憶區塊BLK0之上半部，而感測放大 區塊120B則置於其下半部。記憶區塊BLK1係置於感測放大 區塊120B之下半部，而感測放大區塊120A係置於記憶區塊 BLK1之下半咅 記憶區塊BLK2係置於感測放大區塊120A之下半部，而 感測放大區塊120B係置於記憶區塊BLK2之下半部。記憶區 塊BLK3係置於感測放大區塊120B之下半部，而感測放大區 塊120A係置於記憶區塊BLK3之下半部。也就是說，相鄰的 記憶區塊可以共享一個感測放大區塊。此一結構可稱爲一”共享 感測放大結構”，標示作120A之感測放大區塊之操作時間與標 示爲120B之感測放大區塊不同，以下將作敘述。 經濟部智慧財產局員工消費合作社印製 -—-- (請先閱讀背面之注意事項再填窝本頁)
繼續參考第5圖，半導體記憶體元件100包括分別對應感 測放大區塊120A之控制區塊140A以及分別對應感測放大區 塊120B之控制區塊140B。控制區塊140A及140B分別回應 感測放大信號而產生控制信號，以控制一對應的感測放大區塊。 例如，標示爲140A之控制區塊產生控制信號LANGA及 LAPGA，以回應一互補感測致能信號/BLSA_eri。標示爲140B 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 556224 9408pif.doc/008 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（¾ ) 之控制區塊產生控制信號LANGB及LAPGB，以回應感測致 能信號BLSA_en。 在本實施例中，控制信號LANGA及LANGB係用來連接 相對低電壓之一行的位元線之一與接地電壓的電壓線。控制信 號LANGA及LANGB分別於不同的時間點被啓動。控制信號 LAPGA及LAPGB係用來連接相對高電壓之一行的位元線之一 與電源供應電壓的電壓線。控制信號LAPGA及LAPGB分別 於不同的時間點被啓動。 當不同行而相鄰之位元線的電壓反向改變時，根據目前的 感測放大控制計劃，相鄰位元線的電壓同時被放大。與傳統感 測放大計劃不同的是，由於不同行之相鄰位元線的電壓同時被 放大，其間就不會產生耦合雜訊。 第6圖係對應第5圖之記憶區塊BLKO之感測放大區塊 12〇Α及120B的電路圖。在第6圖中，一記憶區塊BLKO中繪 示了 8行的位元線，很明顯地，更多對的位元線可以安排在此 記憶區塊BLKO中。感測放大區塊120A與偶數行之位元線對 UB0 及 UBbO，UBl 及 UBbl，UB2 及 UBb2,以及 UB3 及 UBb3 連接，而感測放大區塊120B則與奇數行之位元線對DB0及 DBbO，DB1 及 DBbl，DB2 及 DBb2，以及 DB3 及 DBb3 連 接。如第6圖所示，用以控制感測放大區塊120A之控制信號 LANGA及LAPGA與用以控制感測放大區塊120B之控制信號 LANGB及LAPGB相隔離。除此之外，第6圖所示之感測放 大區塊與第1圖所示之感測放大器相同，因此不再贅述。 第7圖爲第5圖之控制區塊140A及140B的較佳實施例。 -----------L---*---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 556224 A7 9408pif.doc/008 B7 五_ 經濟部智慧財產局員工消費合作社印製 發明說明（q) (請先閱讀背面之注意事項再填寫本頁) 參考第7圖，控制區塊140A包括一反相器INV10，一延遲器 142，以及一 NAND閘G10，其並產生控制信號LANGA及 LAPGA ，以回應感測致會g信號/BLSA—en 〇當感測致會g信號 /BLSA_en具有高至低轉換時，如第8圖所示，控制信號LANGA 被啓動至高位準，如此使得第6圖所示之感測放大區塊120A 之一 NMOS電晶體M22被開啓，因此接地電壓經由NMOS電 晶體M22提供給電壓線LAb。在延遲器142延遲的一段時間 之後，如第8圖所示，控制信號LAPGA由一高位準轉換至一 低位準，使得第6圖之感測放大區塊120A之PMOS電晶體M21 被開啓。因此，陣列之電源供應電壓Varray經由PMOS電晶 體M21提供給電壓線LA。 繼續參考第7圖，控制區塊140B包括一反相器INV12， 一延遲器144，以及一 NOR閘G12，其並產生控制信號LANGB 及LAPGB，以回應感測致能信號BLSA_en。當感測致能信號 BLSA_en具有低至高轉換時，如第8圖所示，控制信號LAPGB 被啓動至低位準，如此使得第6圖所示之感測放大區塊120B 之一 PMOS電晶體Mil被開啓。因此陣列之電源供應電壓 Varray經由PMOS電晶體Ml 1提供給電壓線LA。在延遲器144 延遲的一段時間之後，如第8圖所示，控制信號LANGB由一 高位準轉換至一低位準，使得第6圖之感測放大區塊120A之 NMOS電晶體M10被開啓。因此，接地電壓經由NMOS電晶 體Ml0提供給電壓線LAb。 由以上敘述可知，傳至感測放大區塊120A之控制信號 LANGA較傳至感測放大區塊120B之控制信號LANGB較快 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 556224 A7 9408pif.doc/008 B7 五、發明說明（（。） 被啓動，而傳至感測放大區塊120A之控制信號LAPGA較傳 至感測放大區塊120B之控制信號LAPGB較慢被啓動。利用 此方法，在不同行之相鄰位元線的電壓於反方向改變時，其可 同時被放大。 第9圖繪示出感測儲存於對應一行之記憶胞之數據時產生 的耦合雜訊。根據本發明之半導體記憶體元件的操作將參考附 圖如以下所述。假設連接第一行真位元線DBO之記憶胞中儲存 之數據爲’〇’，儲存於第二行真位元線UBO之記憶胞的數據則 爲’Γ，儲存於第三行真位元線DB1之記憶胞的數據則爲’1’， 儲存於第四行真位元線UB1之記憶胞的數據則爲’0’，儲存於 第五行真位元線DB2之記憶胞的數據則爲’0’，而儲存於第六 行真位元線UB2之記憶胞的數據則爲’0’。如果在此一假設下 進行感測操作，可在位元線UBO及UBbO，以及UB1及UBbl 之間得到一個正的耦合效應，而無法在位元線DB1及UBbO， 以及UB2及DBb2之間得到。在第9圖，以”A”及”C”標示之 箭頭指示一正耦合效應，而以”B”及”D”標示之箭頭指示不產生 正耦合效應。 以下先敘述第一及二行之間的正耦合效應。當連接第一行 真位元線DB0之記憶體中儲存了’0’數據時，真位元線DB0之 電壓則降低一對應’〇’數據的電壓値，而互補位元線DBbO之電 壓則繼續其預充電壓。當連接第二行真位元線UB0之記憶體中 儲存了’Γ數據時，真位元線UB0之電壓則增加一對應，1，數據 的電壓値，而互補位元線UBbO之電壓則繼續其預充電壓。 當控制信號LAPGB由低位準轉成高位準時，互補位元線 ------------i.---.---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 556224 A7 9408pif.doc/008 B7 五、發明說明（u) UBbO之電壓則放大至陣列之電源供應電壓Varray。在互補位 元線DBbO之電壓與真位元線DB0之電壓比較下，相對地較高。 第二行真位元線UB0(或與第一行互補位元線相鄰之第二行的 位元線)與第一行互補位元線DBbO之電壓一同增加(或與第一 行互補位元線之電壓增加耦合）。如此使得第二行位元線UB0 及UBbO之間的電壓差增加，稱爲”正耦合效應”。在經過正耦 合效應之後，第二行之真位元線UB0的電壓根據控制信號 LAPGA之高至低轉換放大至陣列之電源供應電壓。 如第9圖所示，第一行真位元線DB0之電壓在控制信號 LANGB之低至高轉換下變成接地電壓，同時第二行互補位元 線之電壓在控制信號LANGA的低至高轉換下變成接地電壓。 當連接第三行真位元線DB1之記憶胞中儲存之數據爲’Γ 時，真位元線DB1之電壓以對應’Γ數據之電壓增加，而互補 位元線DBbl則維持在一預充電壓。當連接第四行真位元線UB1 之記憶胞中儲存之數據爲’〇’時，真位元線UB1之電壓以對應’0’ 數據之電壓降低，而互補位元線UBbl則維持在一預充電壓。 如果控制信號LANGB由低位準轉成高位準時，第四行真 位元線UB1之電壓降低至接地電壓。而與互補位元線UBbl之 電壓與相比之下，真位元線UB1之電壓相對較低。第三行互補 位元線DB1(或與第四行真位元線相鄰之第三行的位元線)與第 四行真位元線UB1之電壓一同降低。如此使得第三行位元線 DB1及DBbl之間的電壓差增加(亦即產生正耦合效應）。在經 過正耦合效應之後，第三行之互補位元線DB1的電壓根據控制 信號LANGB之低至高轉換降低至接地電壓。 14 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公髮) — — — — — — — — — — — · —^ I I l— I I « — — — — — — I— (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 556224 A7 9408pif.doc/008 B7 五、發明說明（VI) 根據本發明之感測放大控制計劃，在第一及第二行之DB0， DBbO，UBO，及UBbO中相鄰之UBbO及DBO之電壓在同一 方向改變(朝電源供應電壓方向），並產生第9圖中以”A”標示之 正耦合效應。相似地，在第三及第四行之DB1，DBbl，UB1， 及UBbl中相鄰之UB1及DBbl之電壓在同一方向改變(朝接 地電壓方向），並產生第9圖中以”C”標示之正耦合效應。結果， 在不同行之相鄰位元線之間不會產生耦合雜訊。 當連接第二行真位元線UB0之記憶胞中儲存之數據爲’1’ 時，真位元線UB0之電壓以對應’Γ數據之電壓增加，而互補 位元線UBbO則維持在一預充電壓。當連接第三行真位元線DB1 之記憶胞中儲存之數據爲時，真位元線DB1之電壓以對應’ 1 ’ 數據之電壓增加，而互補位元線DBbl則維持在一預充電壓。 如果控制信號LANGA由低位準轉成高位準時，具有相對 較低電壓之互補位元線UBbO放大至接地電壓。同時，當控制 信號LAGPB由高位準轉換至低位準時，具有相對較高電壓之 真位元線DB1之電壓放大至陣列之電源供應電壓。亦即，當第 二及第三行之位元線UBO，UBbO，DB1，及DBbl中相鄰之 UBbO及DB1之電壓同時被放大並在第9圖中以”B”標示，代 表相鄰位元線UBbO及DB1之間沒有耦合雜訊。 當連接第五行真位元線DB2之記憶胞中儲存之數據爲’〇’ 時，真位元線DB2之電壓以對應’0’數據之電壓降低，而互補 位元線DBb2則維持在一預充電壓。當連接第六行真位元線UB2 之記憶胞中儲存之數據爲’〇’時，真位元線UB2之電壓以對應’〇, 數據之電壓降低，而互補位元線UBb2則維持在一預充電壓。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — — — — — · l· I I LI I I ·11111111 (請先閱讀背面之注意事項再填寫本頁) A7 556224 9408pif.doc/008 B7 五、發明說明（（）） 如果控制信號LANGA由低位準轉成高位準時，具有相對 較低電壓之互補位元線UBbO放大至接地電壓。同時，當控制 信號LAGPB由高位準轉換至低位準時，具有相對較高電壓之 互補位元線UBb2之電壓放大至陣列之電源供應電壓。亦即， 當第五及第六行之位元線UB2，UBb2，DB2，及DBb2中相 鄰之UB2及DBb2之電壓同時被放大並在第9圖中以”D”標示， 代表相鄰位元線UB2及UBbl之間沒有耦合雜訊。 如以上所述，當不同行之相鄰位元線的電壓在相反方向上 改變時，藉著將相鄰的位元線同時放大，則不會產生之間的耦 合雜訊。 本發明以較佳實施例作一範例敘述，然而，本發明之範圍 並不限制於此，相反地，其涵蓋了各種修改及類似的配置。因 此，下列申請專利範圍應根據其最廣泛的範圍詮釋，並涵蓋所 有的修改及類似的配置。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）