TW554489B - Method for fabricating mask ROM device - Google Patents

Description

554489 五、發明說明（1) 本發明是有關於一種記憶體元件的製造方法，且特別 是有關於一種罩幕式唯讀記憶體（Mask R〇M)的製造方法。 罩幕式唯讀記憶體是唯讀記憶體中最為基礎的一種。 其主要係藉由離子植入製程來調整其啟始電壓（Thresh〇ld Voltage) ’而達到控制記憶單元導通（〇n)或關閉（〇ff)的 目的。而當罩幕式唯讀記憶體之產品有所改變時，其製程 並不需要大幅的修改，而只要更改所使用的一組光罩，因 此！!常適合ί量生產，甚至可先製作部分製程已完成的半 成品’待訂單到廠時，便可迅速將此些半成品進行程式化 (Programming)，而能有效縮短其出貨時間。 第1 A圖第1 C圖所示，其繪示為習知罩幕式唯讀記憶體 元件之製造流程剖面示意圖。 請參照第1 A圖，習知罩幕式唯讀記憶體的製造方法係 首先提供一基底100。接著，在基底100之表面形成一閘氧 化層102。並且，於閘氧化層1〇2上形成一圖案化之罩幕層 103。之後，以罩幕層1〇3為一植入罩幕進行一離子植入步 驟1〇6，以在基底100中形成一埋入式位元線1〇8。 接者，請參照第1B圖，在埋入式位元線1〇8上形成一 =化絕緣層1G5。之後，將罩幕層m移除。並且在基底 100之上方形成與埋入式位元線丨〇8垂直之字元線丨04。 π ί後麻請參照第lc圖，在基底100之上方形成-圖案 之、，阻曰11 0 ’暴路出欲編碼佈植之通區1 1 4。之後， 以光阻層1 1 0為罩幕，進杆一地 進仃編碼佈植步驟（Code iniPiantati〇n)112，以在欲編石馬之通道區ιΐ4中植入離

第5頁 554489 五、發明說明（2) 子。以元成一罩幕式唯讀記憶體元件之製作。 ，而’以習知之方法所形成之罩幕式唯讀記憶體，由 於其$ 70線與基底之間之閘氧化層厚度相當薄。因此，基 底與子元線之間所形成之電容無法有效的降低，如此將使 得記憶體元件之電阻電容延遲（RC-De lay)的現象無法獲得 改善I另外’由於習知用來程式化罩幕式唯讀記憶體的方 法’疋以一編螞罩幕（c〇ding Mask)與一高能量之離子植 入步=以進行編碼佈植。此時，當記憶體元件與編碼罩幕 之間發生對準失誤時，將會使離子無法準確的植入於欲編 二道區中’如此將導致所謂拖尾位元效應(Taii Bit ^此’本發明的目的就是在提供一種罩幕式唯讀記憶 的t i ί方法，以避免習知方法中會產生有拖尾位元效應 的情形發生。 本發明的另 造方法，以 本發明 法係首先在 以第一光阻 成一埋入式 表面上形成 入式位元線 直之一條狀 狀氮化矽層 目的是提供 降低罩幕式唯讀記 種罩幕式唯 上形成圖案 幕進行一離 。在將第一 提出一 一基底 層為罩 位元線 一厚氧化層（Thick 。之後，於厚氧化 氮化矽層（Silic〇n 上形成圖案化之一 一種罩幕式唯讀記憶體的製 憶體之RC延遲的現象。 5買兄憶體的製造方法，此方 化之一第一光阻層。接著， 子植入步驟，以在基底中形 光阻層移除之後，於基底之 Oxide layer)，覆蓋住埋 層上形成與埋入式位元線垂 Nitride Bar)。並且在條 第二光阻層，暴露出部分的

554489 五、發明說明（3) 厚氧化層。 露出之厚氧 層移除之後 在基底上形 研磨法移除 成數個編碼 一邏輯狀態' 輯狀態π 0 ” 〇 後’將條狀 記憶體之製 本發明 法係首先提 邊電路區， 一主動區。 暴露出記憶 個周邊電路 以於記憶胞 除第一光阻 且，在此厚 憶胞區中的 狀氮化碎層 區之厚氧化 光阻層，暴 電路區中之 接著，以第二光阻層 一 化層而使基底裸露出來。幕，移除被暴 ’在暴露之基底表丄—緊；；化：第阻 成-多晶矽層。並且乳化f。之後， 部分多晶矽@$丨i u 蝕刻法或化學機械 記；；…出來，以形 ，1”，而且古二Λ;虱化層之編碼記憶胞係為 接層之編碼記憶胞係為一邏 Λ Λ夕晶矽層上形成一金屬矽化物層。最 ;切層移除，即完成已程式化之罩幕式唯讀 種罩幕式唯讀記憶體的製造方法，此方 仏-基底，其中此基底具有一記憶胞區盥一周 且周邊電路區中已形成有一隔離結構以 接著，在基底上形成圖案化之一第一光阻層， j區中欲形成埋入式位元線之處，並覆蓋住整 區。之後，以第一光阻層為一離子植入罩幕， 區之基底中形成一埋入式位元線。然後，在移 層之後，於基底之表面上形成一厚氧化層。並 氧化層上形成圖案化之一氮化矽層，其中於記 氮化矽層，包括垂直於埋入式位元線^數個^ ，而於周邊電路區中之氮化矽層係暴露出主動 層。接著，在氮化矽層上形成圖案化之一第二 露出記憶胞區中部分的厚氧化矽層， 名 厚氧化石夕層。之後，以第二光阻層為

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幕，移 來，並 使基底 露之基 晶秒層 矽層直 編碼記 憶胞係 胞係為 金屬石夕 中之多 電路區 除記憶 且同時 裸露出來。緊 底表面 ’並且 到氮化 胞區中 移除周 形成一 以回蝕 矽層暴 憶胞。其中， 為一邏輯狀態 一邏輯狀態π 〇 化物層，最後 晶石夕與金屬石夕 之多晶矽與金 暴露出之厚氧化矽層並使基底裸露出 邊電路區中暴露出之厚氧化矽層，而 接著，將第二光阻層移除之後， 間氧化層。之後，在基底上形成ί; 刻法或化學機械研磨法移除部分多晶 露出來，以於記憶胞區中形成複數個 記憶胞區中具有閘氧化矽層之編碼記 j 1 ”，，具有厚氧化矽層之編碼記憶 。接著，在多晶石夕層之表面形成一 將氮化矽層移除。其中，於記憶胞區 化物結構係作為一字元線，而於周邊 屬矽化物結構係作為一閘極。 本發明之罩幕式唯讀記憶體的製造方法，由於其程式 化之方式並不是以編碼佈植之方式進行，因此，便^ ^ ^ 因編碼罩幕與記憶體元件之間有對準失誤而產生的拖尾位 元效應。 本發明之罩幕式唯讀記憶體的製造方法，由於其邏輯 狀態π0”之記憶胞中具有一厚氧化矽層，而此厚氧化^石夕層 之厚度較閘氧化層之厚度厚’因此，可降低字元線與基底 之間之電容，藉以減少記憶體元件RC延遲之情形。一 本發明之罩幕式唯讀記憶體的製造方法，由於可降低 其RC延遲之效應，因此可提升元件之操作速度。 本發明之罩幕式唯讀$己憶體的製造方法，由於其程式 化之方式並未使用編碼佈植之方法，因此可提高記慎體元

554489 五、發明說明（5) 件中記憶胞之裕度（Cel 1 Window)。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之標示說明： 100、200 :基底 1 0 2、2 1 6 :閘氧化層 103 :罩幕層 104、218 :多晶矽層（字元線） 1 0 5 :場氧化絕緣層 1 0 6、2 0 8 :離子植入步驟 1 0 8、2 0 2 :埋入式位元線 11 0、2 0 6、2 1 4 ··光阻層 11 2 :編碼佈植 2 0 1 :隔離結構 2 0 4 :主動區 2 1 0 ··厚氧化層 2 1 2 :氮化矽層 217 :導電層 2 2 0 ··金屬碎化物層 3 0 0 :記憶胞區 302 :周邊電路區 實施例 第2圖所示，其繪示為依照本發明一較佳實施例之罩

S708twf.ptd 第9頁 554489 五、發明說明（6) $式唯項記憶體元件之上視圖；第3a圖至第3j圖所示，其 二不為依照本發明較佳實施例之罩幕式唯讀記憶體之製造 流程剖面示意圖，其係為第2圖中由χ — χ，與γ — γ，之剖面示 意圖。 立請參照第2圖與第3Α圖，第3Α圖係為第2圖中由X-X，之 ^，不意圖。本發明之罩幕式唯讀記憶體之製造方法係首 先提供一基底20 0，其中基底2〇〇具有一記憶胞區3〇〇與一 周邊電路^區302，且周邊電路區3〇2中已形成有一隔離結構 以疋義出一主動區2〇4。在此，隔離結構2〇1可以是 场氧化隔離結構或是一淺溝渠隔離結構。 接著，於基底20〇上形成一圖案化之光阻層20Θ。其 中，光阻層206之底部更包括形成有一抗反射層（未繪八 在記憶胞區300中之光阻層2〇6係暴露出欲形成埋入 疋線之處，而在周邊電路區30 2中之光阻層206係覆蓋 住1個周邊電路區302。之後，以光阻層2〇6為一罩幕 二一離子植入步驟2〇8，以在記憶胞區3〇()之基底2〇〇中形 入f入式位元線2〇2。其中，離子植入步驟2 〇8之離子植 2 =如為80 KeV，^里入式位元線2〇2中所植 植 子例如是砷離子。 離 之後，請參照第3B圖，第3B圖係為第2圖中由χ_χ °在形成埋人式位元線202之後’將光阻層206 入: 者，於基底200上形成一厚介電層210，在此，厘 ;;電=〇較佳的是厚氧化石夕層。而厚氧化石夕層21: 例如疋1 0 〇 〇埃至2 ο 〇 〇埃。 厚度 8708twf.ptd 第10頁 554489 五、發明說明（7) 然後，請參照第3C圖，第3C圖係為第2圖中由 剖面示意圖。於厚氧化矽層21 〇上形成一圖案 層212 ’其中’氮化矽層212亦可以其他與氧化矽之見門亘石夕 高蝕刻選擇比之材質取代之，且氮化矽層212之3鲈、有 的是1 000埃至20 0 0埃。而於記憶胞區3〇〇中之氮化石;二2 包括與埋入式位元線202垂直之數個條狀之氮化矽芦^ 2。 另於周邊電路區302中之氮切層2 12則是暴露出主曰 204之厚氧化矽層21〇。 動^ 接著，研參照第3 D圖，第3 D圖係為第2圖中由γ — γ， 剖面示意圖。緊接著於氮化矽層212上形成一圖案化 阻層214。其中，光阻層214之底部更包括形成有一抗反射 層（未繪示）。於記憶胞區300中之光阻層214係暴露出部分 的厚氧化矽層210，而於周邊電路區3〇2中之光阻層214則 是暴露出主動區204之厚氧化石夕層21〇。 、 之後，請參照第3E圖，第3E圖係為第2圖中由γ_γ，之 剖面示意圖。以光阻層214為蝕刻罩幕，移除未被光阻層 214所覆蓋之厚氧化矽層21〇，而使基底2〇〇裸露出來。其 中於記憶胞區300中，部分的記憶胞中之厚氧化層21〇將被 移除，而另其他部分的記憶胞中之厚氧化層21〇將被保留 下來。而於周邊電路區302中，其主動區2〇4中之厚氧化層 21 0將被完全移除。 然後’請參照第3F圖，第3F圖係為第2圖中由γ-γ，之 剖面示意圖。將光阻層214移除之後，進行一熱製程，以 在暴露之基底200表面形成一閘氧化層216，閘氧化層216 (S708twi'.ptd 第11頁 554489 五、發明說明（8) 之厚度例如是3 0埃至7 0埃。於周邊電路區3 0 2中之間氧化 層2 1 6則是用來將基底2 0 0與後續所形成之閘極結構隔離的 閘極絕緣層。 接者’睛蒼照第3 G圖’第3 G圖係為第2圖中由γ — γ，之 剖面示意圖。在基底200上形成一導電層217，覆蓋住氮化 石夕層2 1 2。其中導電層2 1 7例如是一多晶砍層，其厚度例如 是3000埃至50 00埃。 & 之後’凊參照第3 Η圖，第3 Η圖係為第2圖中由γ — γ，之 剖面示意圖。移除部分的導電層2 1 7直到氮化矽層2丨2暴露 出來，以形成導電結構2 1 8，並於記憶胞區3 〇 〇中形成數個 編碼記憶胞。其中，於記憶胞區3〇〇中，具有閘氧化層21 6 之編碼記憶胞因具有較低之啟始電壓而呈邏輯狀態,，1，，。 另外，具有厚氧化層2 1 0之編碼記憶胞則是呈邏輯狀態 ’、、〇Π。而。另外，移除部分導電層217之方法例如是回^虫刻 去或是化學機械研磨法。所形成之導電結構2丨8之厚度例 如是600埃至1 500埃。導電結構218於記憶胞區3〇〇中^作 ，字元線之用。而於周邊電路區3〇2中之導電結構218係 為—閘極結構之用。 立 然後，請參照第3 I圖，第3 I圖係為第2圖中由γ〜γ，之 ^面示意圖。本發明更包括於多晶矽材質之導電結構218 形成一金屬矽化物層220，藉以降低記憶胞區3〇〇中字元 复之電阻值，以及周邊電路區3〇2中閘極結構之電阻值。 二中形成金屬矽化物層2 2 0之方法例如是先於多晶矽導電 、。構218與氮化矽層212上形成一金屬層（未繪示），之後進

554489 五、發明說明（9) 行一熱製程，以使金屬層與多晶矽反應成金屬矽化物層 220。最後，再將未反應之金屬層移除。 之後’請參照第3J圖，第3J圖係為第2圖中由γ —γ，之 ^面示思圖。將氮化石夕層2 1 2移除。如此，即完成已程式 化之罩幕式唯讀記憶體之製作。 片本發明之罩幕式唯讀記憶體係利用厚氧化層2 1 0與閘 氧2 1 6厚度之差異’藉以程式化此罩幕式唯讀記憶體 =邏輯狀態” 〇 ”與”丨"。由於其程式化之步驟完全未使用到 1 =離子編碼佈植之方式，因此可避免習知方法中因編碼 ^ 與§己憶體元件之間發生對準失誤時所產生之拖尾位元 ，，1,應\另外’由於本發明之罩幕式唯讀記憶體中邏輯狀態 之。己憶胞中係具有一厚氧化矽層2 1 0，而此厚氧化矽層 之厚度較閘氧化層2 1 6之厚度厚，因此，可降低字元線 與基底2〇〇之間之電容，藉以減少記憶體元件…延遲之 情形。而由於本發明之罩幕式唯讀記憶體之Rc延遲之情形 I獲得改善，因此可提高元件之操作速度。再者，由於本 i： j之罩幕式唯碩圮憶體其程式化之步驟完全未使用到習 ^ 碼佈植之方式，因此，本發明之方法可提高記憶 體疋件中記憶胞之裕度。 系示合以上所述，本發明具有下列優點： 1 ·本發明之罩幕式唯讀記憶體的製造方法， 知方法中易產生拖尾位元效應之情形。 2.本發明之罩幕式唯讀記憶體的製造方法， 、體元件RC延遲之情形，進而提升元件之操作速度\ °

554489 五、發明說明（ίο) 3.本發明之罩幕式唯讀記憶體的製造方法，可提高記 憶體元件中記憶胞之裕度。 雖然本發明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。

(S708twr.ptd 第14頁 554489 圖式簡單說明 第1 A圖至第1 C圖為習知罩幕式唯讀記憶體之製造流程 某面示意圖； 第2圖是依照本發明一較佳實施例之罩幕式唯讀記憶 體元件之上視圖；以及 第3 A圖至第3 J圖是依照本發明一較佳實施例之罩幕式 唯讀記憶體元件之製造流程剖面示意圖。

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Claims (1)

1. 554489 六、申請專利範圍 1 · 一種罩幕式唯讀記憶體的製造方法，包括·· 在一基底中形成一埋入式位元線； 在該基底上形成一第一介電層； 以垂直於該埋入式位元線之方向，於該第一介電層上 形成一條狀第二介電層； 移除部分該第一介電層’以暴露出該基底； 在暴露之該基底表面上形成一閘氧化層； 在該基底上形成一導電層，覆蓋該條狀第二介電層； 移除部分該導電層直到該條狀第二介電層暴露出來， 以形成複數個編碼記憶胞，其中具有該閘氧化層之該些編 碼記憶胞係為一邏輯狀態”厂，而具有該第一介電層之該 些編碼記憶胞係為一邏輯狀態” 0 ” ；以及 移除該條狀第二介電層。 j 2 ·如申請專利範圍第1項所述之罩幕式唯讀記憶體的 製造方法’其中該第一介電層與該條狀第二介電層之間具 有一蝕刻選擇比。 3·如申請專利範圍第1項所述之罩幕式唯讀記憶體的 迨方法，其中該第一介電層包括一氧化矽層。 & 4 ·如申凊專利範圍第1項所述之罩幕式唯讀記憶體的 • 乂方法’其中該第一介電層之厚度係為1000埃至2000 埃0 制、·如申請專利範圍第1項所述之罩幕式唯讀記憶體的 衣造方法’其中該條狀第二介電層包括一條狀氮化矽層。 6.如申5青專利範圍第1項戶斤述之罩幕式唯讀記憶體的

   第16頁 554489 六、申請專利範圍 — 製造方法，其中該條狀第二介電層之厚度係為1 000埃至 2 0 0 〇 埃。 7 ·如申请專利範圍第1項所述之罩幕式唯讀記憶體的 製造方法’其中該閘氧化層之庳度係為3 0埃至7 〇埃。 8 ·如申明專利範圍第1項所述之罩幕式唯讀記憶體的 製造方法，其中該導線層包括/多晶矽層。 9 ·如申請專利範圍第8項所述之罩幕式唯讀記憶體的 製造方法，其中在移除部分該多晶矽層而暴露出該條狀第 二介電層之後，更包括在該多晶矽層上形成一金屬矽化物 層。 I 0 ·如申請專利範圍第1項所述之罩幕式唯讀記憶體的 製造方法，其中移除部分該導電層之方法係為一化學機械 研磨法或一回蝕刻法。 II · 一種罩幕式唯讀記憶體的製造方法，包括： 提供一基底，其中該基底具有一記憶胞區與一周邊電 路區，且該周邊電路區中已形成有一隔離結構以定義出一 主動區； 在該記憶胞區之該基底中形成一埋入式位元線； 在該基底上形成一第一介電層； 在該第一介電層上形成圖案化之一第二介電層，其中 於該記憶胞區中之該第二介電層包括垂直於該埋入式位元 線之方向之複數個條狀第二介電層，於該周邊電路區中之 該第二介電層係暴露出該主動區之該第一介電層； 移除該記憶胞區中之部分該第一介電層，以暴露出該

   554489 六、申請專利範圍 基底，並且移除該周邊電路區中暴露出之5玄第一介電層， 以使該基底裸露出來； 在暴露之該基底表面形成一間氧化層， 在該基底上形成一導電層，覆蓋該第二介電層； 移除部分該導電層直到該第二介電層暴露出來，以形 成複數個編碼記憶胞，其中具有該閘氧化層之該些編碼記 憶胞係為一邏輯狀態，，丨"，而具有該第一介電層之該些編 碼記憶胞係為一邏輯狀態” 〇 ” ；以及 移除該第二介電層。 1 2 ·如申請專利範圍第丨丨項所述之罩幕式唯讀記憶體 的製造方法，其中該第一介電層與該條狀第二介電層之間 具有一餘刻選擇比。 1 3 ·如申請專利範圍第1 1項所述之罩幕式唯讀記憶體 的製造方法，其中該第一介電層包括一氧化矽層。 1 4 ·如申請專利範圍第1 1項所述之罩幕式唯讀記憶體 的製造方法，其中該第一介電層之厚度係為1000埃至2000 埃。 ,1 5·如申請專利範圍第11項所述之罩幕式唯讀記憶體 的製造方法’其中該條狀第二介電層包括一條狀氮化 層。 / 1 6·如申請專利範圍第丨丨項所述之罩幕式 的生古、土，# i ^ a P 。匕憶體 2000 Ϊ 其中該條狀第二介電層之厚度係為1 00 0埃至 17·如申請專利範圍第1 1項所述之罩幕式唯讀記憶

   554489 六、申請專利範圍 的製造方法，其中該閘氧化層之厚度係為3 0埃至7 0埃。 1 8.如申請專利範圍第1 1項所述之罩幕式唯讀記憶體 的製造方法，其中該導線層包括一多晶石夕層。 1 9.如申請專利範圍第1 8項所述之罩幕式唯讀記憶體 的製造方法，其中在移除部分該多晶矽層而暴露出該條狀 第二介電層之後，更包括在該多晶矽層上形成一金屬矽化 物層。 2 0.如申請專利範圍第11項所述之罩幕式唯讀記憶體 的製造方法，其中移除部分該導電層之方法係為一化學機 械研磨法或一回餘刻法。

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