TW550745B - Structure and method for prevention defect generation on metal wire - Google Patents

Structure and method for prevention defect generation on metal wire Download PDF

Info

Publication number
TW550745B
TW550745B TW91102031A TW91102031A TW550745B TW 550745 B TW550745 B TW 550745B TW 91102031 A TW91102031 A TW 91102031A TW 91102031 A TW91102031 A TW 91102031A TW 550745 B TW550745 B TW 550745B
Authority
TW
Taiwan
Prior art keywords
metal
layer
item
barrier layer
scope
Prior art date
Application number
TW91102031A
Other languages
English (en)
Inventor
Tien-I Bao
Syun-Ming Jang
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Priority to TW91102031A priority Critical patent/TW550745B/zh
Application granted granted Critical
Publication of TW550745B publication Critical patent/TW550745B/zh

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

550745 _ A7 '^^ ___B7 五、發明説明(^ ---- 發明領域: 本發明係關於一種避免金屬導線產生缺陷之結構與方 > 且 4* 、疋有關於一種避免金屬導線與阻障層之間因應 力遷移而在展* 4分 曰固插塞底部產生孔洞缺陷之結構與方法。 發明背景: &著半導體技術的進步,元件尺寸也不斷地縮小。當 積體電路的積集度增加時,使得元件表面無法提供足夠的 面積來製作所需得内連線。為配合元件縮小後的内連線設 °十’夕層金屬導線連線的設計便成為超大型積體電路技術 所必須採用的方式。然而,隨著金屬導線層數目不斷增加 時’電子訊號於金屬連線間傳送的時間延遲,已成為元件 速度欠限的重要原因。為了降低訊號傳遞的時間延遲,則 需利用具有低電阻的金屬材料與低電容之介電材料,以提 昇積體電路之操作頻率。 經濟部智慧財產局員工消費合作社印製 於降低電阻.方面,目前最受重視的發展是利用銅金屬 之低電阻(約為 1·7μΩ-οηι )與高抗電子遷移 (electro-migration)的能力,以取代傳統之鋁金屬。惟由 於銅金屬之韻刻溫度過高,以及相對一般光阻之蝕刻比偏 低等特性影響,需利用鑲嵌(damascene )技術與化學機械 本紙張尺度適用中國國家樣準(CNS ) A4規格(210X297公釐) 550745 五、發明説明( 研磨製程取代蝕刻製程,以解決以上諸問題 於降低電容部分,若排除以元件之幾何設計來降低寄 生電容,則需利用具有低介電常數(1〇w k)之介電材料應 用於金屬導鎳間之内金屬介電層(inter metal dielectric; IMD )。一般傳統製程中利用之介電材料為氧化矽,其介 電常數約為3.9〜4.2,而目前發展之低介電常數介電材料 大致可分為無機類與有機類聚合物,其介電常數皆小於 3.9。
I 承上所述,整合低電阻與低電容之雙重鑲嵌製程(dual damascene )即為目前半導體製程技術中受相當重視之發展 其中之一。雙鑲嵌製程係以於内金屬介電層中形成導線溝 槽(trench )及介層窗(Via )結構為主。然而,由於銅原 子的擴散係數較大’與二氧化石夕等介電材質接觸後,很快 就會擴散到材質中,破壞介電材質的特性,而造成漏電流。 訂 經濟部智慧財產局員工消費合作社印製 因此,在銅金屬導線的製程中,為了防止銅發生電致 遷移以及局溫擴·散的問題,在同一層導線層中常會在鋼與 介電材質之間加入一層阻擋銅擴散的金屬阻障層。然而, 隨著S度的升咼與下降,如暴露於約攝氏17〇度之高溫、 通以雙倍電流之經時模擬(burn-in )檢測,最後當降溫回 來時’由於銅與阻障層之間的應力變化,反而在兩者的接 表紙張尺度適用中國國家樣準(CNS ) A4規格(210X297公釐) 550745 A7 B7 五、發明説明() 觸面間產生應力遷移(stress migration )的現象,造成孔 洞(void)的缺陷。 發明目的及概述: 鑒於上述之發明背景中現存之問題,本發明的目的即 是避免金屬導線產生缺陷,特別是金屬導線與阻障層之間 因應力遷移而在介層窗插塞底部所產生的孔洞缺陷。 其中,本發明的一目的即是發明一種避免金屬導線產 生缺陷之方法,改善製程,以解決介層窗插塞底部之阻障 層與金屬導鎳之接觸面之應力遷移效應。 本發明的另一目的,係發明一種内連線結構,·以此為 結構之内連綠’將可保有阻障層以及其所提供之防止電致 邊移與高溫掮散之屏障優點·,且進一步可以解決阻障層與 么*屬層表面間之應力遷移效應’防止產生孔洞缺陷。 經濟部智慧財產局員工消費合作社印製 本發明酌再一目的,係提供一種矽化金屬層製程,利 用該梦化金屬層’可以與阻障層形成穩定之接觸面,不會 因為高溫或雙倍電流,而導致遷移效應造成孔洞缺陷。 本紙張·尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 550745 五、發明説明( 根據以上所述之目的,本發明發展一種避免金屬導線 產生缺之方法’可以防止金屬導線與阻障層之間因應力 遷移而在介層窗插塞底部產生孔洞缺陷。該方法的步驟包 括提供一第一金屬層,該第一金屬層係作為金屬導線之 用’形成一介電層覆蓋於該第一金屬層上;於該介電層上 至少定義出一介層窗,使得於該介層窗底部暴露出該第一 金屬層的一表面;矽化該表面,使成為一矽化金屬層;形 成一阻障層覆蓋該介層窗插塞之周邊介面,並與該矽化金 屬層接觸;以及,沈積一第二金屬層於該阻障層之上以填 滿該介層窗。 請 先 聞 背 * 之 注 項
經濟部智慧財產局員工消費合作社印製 本發明另提供一種 屏障優點;且進一步可 力遷移效應,防止產生 層作為金屬連線;一介 層窗於該介電層上定義 第一金屬層之一表面; 是避免該内連線發生孔 介層窗插塞之周邊介面 障層之上,填滿該介層 内連線結構,可以保有阻障層及其 以解決阻障層與金屬層表面間之應 孔洞缺陷。該結構包含一第一金屬 電層覆蓋於該第一金屬層上;一介 出來’使得該介層窗底部暴露出該 矽化該表面而形成一矽化金屬,即 洞缺陷之關鍵;一阻障層覆蓋於該 :以及,一第二金屬層沈積於該阻 窗而形成本發明之内連線結構。 訂 囷式簡單說明: 本紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 1 1 0矽化金屬層 3 0 0介層窗 500第二金屬層 經濟部智慧財產局員工消費合作社印製 550745 A7 _B7_ 五、發明説明() 本發明的較佳實施例將於往後之說明文字中辅以下列 圖形做更詳細的闡述,其中: 第1圖孫繪示介層窗底部暴露出第一金屬層表面之剖 面示意圖; 第2圖喺繪示介層窗底部所暴露之第一金屬層表面, 經本發明矽化後形成矽化金屬層之剖面示意 圖;及 第3圖喺繪示本發明介層窗於周邊覆蓋一阻障層後, 沈積第二金屬層填滿介層窗之剖面示意圖。 圖號對照說明: 1 00第一金屬層 200介電層 400阻障層 發明詳細說明 本發明揭露一種避免金屬導線產生缺陷之結構與方 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先聞讀背面之注意事項再_本頁)
、1T 550745 A7 ____B7_ 五、發明説明() (請先閲讀背面之注意事項再1^ 本頁) 法’且特別是有關於一種避免金屬導線與阻障層之間因應 力遷移而在與介層窗插塞底部產生孔洞缺陷之結構與方 法。為了使本發明之敘述更加詳細與完備,請參照下列描 述並請配合參考隨附之各項圖解。 、1Τ 請參閱第1圖,第1圖係繪示介層窗底部暴露出第一 金屬層表面之剖面示意圖。在此剖面示意圖中,從一第一 金屬層100開始,該第一金屬層100為晶圓上某一元件層 内的金屬導線’其已完成若干之製程步驟;於此第一金屬 層100上,形成一介電層200覆蓋該第一金屬層1〇〇之上, 此介電層200通常為低介電常數(i〇wk)之材質,一般而 言,其介電常數均在3·5以下,甚至在3#0以下;之後,再 於此介電層200上,利用微影製程與蝕刻製程定義出至少 一個介層窗300,此介層窗300係用以連接第一金扁層1〇〇 以及另外一金屬導線(如第3圖之第二金屬層5〇〇),為一内 連線結構。該介層窗300的底部將暴露出該第一金屬一部 分的表面。若暴露出的表面含有該第一金屬層1〇〇之氧化 物,則需先予以去除後,再進入到下個製程中。 經濟部智慧財產局員工消費合作社印製 請繼續參閱第2圖,第2圖係繪示介層窗底部所暴露 之第一金屬層表面,經本發明矽化後形成矽化金屬層之剖 面示意圖。其中,該第一金屬層丨00暴露出的表面,將沈 浸於含矽反應物的環境中,如沈浸該表面於矽烷、石夕婦、
550745 A7 ----------Β7_ —_ 五、發明説明() 一甲基矽烷、二甲基矽烷、三甲基矽烷、或四甲基矽烷等 之含發氣體中,再以調整溫度於大約攝氏1〇度至大約攝氏 8 0 0度之間或利用電漿等方式發生反應,使得該第一金屬 層100的表面矽化形成一矽化金屬層1 1〇。該第一金屬層 1 0 0的表面經此矽化後,轉化了原本之金屬特性,使其於 高溫或雙倍電流通過時,不會造成應力遷移效應,而徹底 解決習知此接觸表面會因應力遷移而產生孔洞(v〇id)缺陷 的問題。 接著,請參閱第3圖,第3圖係繪示本發明介層窗於 周邊覆蓋一阻障層後,沈積第二金屬層填滿介層窗之剖面 示意圖。其中,當矽化金屬層丨1〇形成後,即可形成一阻 障層400覆蓋介層窗300的周邊;待阻障層4〇〇成型後, 即可利用沈積製程,沈積第二金屬層5〇〇至少填滿整個介 層窗300,再依晶圓產品不同的需要,繼續完成後續的製 程。由於阻障層400的屏障,介層窗3〇〇内的第二金屬層 5 00即不會產生電致遷移或高溫擴散,破壞介質層之⑽的 特性,造成漏電流。 經濟部智慧財產局員工消費合作社印製 最後,氺發明以銅材質為較佳實施例進一步詳細說 明,然本發明之解決内連線遷移效應之結構與方法並不限 定於此材質,熟知此項技藝者,當可利用其他類似之材質 取代’其亦不脫離本發明之精神與範圍。 8 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 550745
、發明説明( 在本發a月較佳實施例中,以銅導線為第—金屬層1 〇〇 如第1圖所繪示。於此銅導線1〇〇上形成一低介電常數材 質之介電層200,一般而言,此介電層200之介電常數均 在3.5以下’甚至在3 〇以下;之後,再於此介電層 上’利用微影製程與蝕刻製程定義出至少一個介層窗3〇〇, 而該介層窗3 00的底部將暴露出銅導線1〇〇的部分表面。 而且’如第1圖所示,定義該介層窗300時,通常伴隨導 線溝槽之製程,以形成一雙鑲嵌結構。該表面可能會含有 氧化鋼,所以必須先予以去除後,再進入到下個製程中。 請繼續參閱第2圖,其中,將銅導線所暴露出的表面 /龙次於含石夕反應物的環境中,如沈浸該表面於矽烷、石夕缔、 —曱基石夕淀、二甲基矽烷、三甲基矽烷、或四甲基矽燒等 之含秒氣體中,再以調整溫度於大約攝氏10度至大約攝氏 8 〇〇度之間或利用電漿等方式發生反應,使得該表面石夕化 形成矽化銅1 10之矽化金屬層。 (請先閎讀背面之注意事項再填寫本頁} 填寫本μ 經濟部智慧財產局員工消費合作社印製 接著’清參閱第3圖,其中,當矽化銅1 1 〇形成後 即可形成氮化鈦阻障層400覆蓋於介層窗300的周邊; 氮化鈦阻障層400成型後,即可以銅為第二金屬層5〇〇 利用沈積製程沈積鋼5 00至少填滿整個介層窗,再依晶 產品不同的需要,繼續完成後續的製程。 待 圓 550745 A7 Ml _ _ _ δ 7五、發明説明() 經濟部智慧財產局員工消費合作社印製 綜上所述,本發明至少具有下列特點: L本發明適用於銅導線製程,可降低電阻,減少金屬 導線連線間電子訊號傳送之時間延遲。 2. 本=明亦適用於低介電常數之介電層製程,以降低 電容’提升積體電路之操作頻率。 3. 本發明適用於雙鑲嵌製程,由於雙鑲嵌製程係以於 内金屬介電層中形成導線溝槽及介層窗結構為 主本發明避免金屬導線產生缺陷之結構與方法正 適合解決雙鑲嵌製程之介層窗插塞與金屬導線接 觸面之應力遷移效應。 4·本發明利用矽化金屬導線形成矽化金屬層,解決高 溫或雙倍電流流通時金屬導線與阻障層間之應力 效應,不但保有阻障層以及其所提供之防止電致遷 移與高溫擴散之屏障優點;更進一步解決阻障層與 金屬層表面間之應力遷移效應,防止產生孔洞缺 陷。 如熟悉此技術之人員所瞭解的,以上所述僅為本發明 之較佳實施例而已,並非用以限定本發明之申速 τ 1寻利祀 圍;凡其它未脫離本發明所揭示之精神下所完成之等六文改 變或修飾’均應包含在下述之申請專利範圍内。 本紙浪又度適用中國國家標準(CNS ) Α4規格(210X297公釐)— ----- (請先閎讀背面之注意事項再isi?本頁} •裝· '、Ti一

Claims (1)

  1. 550745 A8 B8 C8 D8 六、申請專利範園 1.種避免金屬導線產生缺陷之方法,該方法至少包含下 列步驟: 提供一第一金屬層,該第一金屬層係作為金屬導 線之用; 形成一介電層覆蓋於該第一金屬層上; 疋義一介層窗於該介電層上,使得該第一金屬層 於該介層窗底部暴露出一表面; •石夕化該表面,使成為一矽化金屬層; 形成一阻障層覆蓋該介層窗之周邊介面,該阻障 層並與該石夕化金屬層接觸;以及 沈積一第二金屬層於該阻障層上,填滿該介層窗; 藉由該矽化金屬層以避免該第一金屬層與該阻障 層之接觸面產生孔洞缺陷。 2·如申請摹利範圍第1項所述之方法,其中該第一金屬層 包含銅。 3·如申請摹利範圍第1項所述之方法,其中該介電層包含 低介電緊數之材料。 經濟部智慧財是分員工消费合作fi印製 4·如申請拳利範圍第}項所述之方法,其中定義該介層窗 時’通常伴隨導線溝.槽之製程,以形成雙鑲嵌結構。 π 本紙張·尺度適用中國國家標準(CNS ) Μ規格(210X297公着) 550745 A8 B8 C8 D8 經濟部智慧时是局員工消費合作社印製 K、申請專利範圍 5 .如申請專利範圍第i項所述之方法,其中矽化該表面之 方法包含k浸該表面於如矽烷、矽烯、一甲基石夕烧、二 甲基矽烷、三甲基矽烷、或四甲基矽烷等之含石夕氣體 中;以及調整溫度於大約攝氏10度至大約攝氏80〇度 之間反應,形成該石夕化金屬層。 6 ·如申請專利範圍第1項所述之方法,其中矽化該第一金 I 屬詹表面之方法包含沈浸該表面於如石夕烧、碎稀、一甲 基矽烷、二甲基矽烷、三甲基矽烷、或四甲基矽烷等之 ί·. 含矽氣體中;以及利用電漿反應,形成該矽化金屬層。 7 ·如申請專利範圍第i項所述之方法,其中該矽化金屬層 包含石夕化銅。 8 ·如申請專利範圍第5或6項所述之方法,其中於石夕化該 表面之前’更包含一預先去除該表面上之一金屬氧化物 之步驟。 9·如申請專利範圍第8項所述之方法,其中該金屬氧化物 包含氧化銅。 1 0.如申請專利範圍第1項所述之方法,其中該阻障層包含 金屬阻障層。 , 12 本紙沒尺度適用中國國家標痒() A4規格(210 X 297公釐) 請先閱讀背面之注意事項再UJUtJf .裝. 訂 線 ABCD 經濟部智慧財4θ員工消費合作社印絮 550745 i ττ、申謂專淨1j 4匕国 i I | 1 1.如申請專利範圍第1項所述之方法,其中該阻障層包含 氮化欽。 12. 如申請專利範圍第1項所述之方法,其中該第二金屬層 包含銅。 13. -種金屬導線結構,具有一金屬導線及至少一插塞,該 金屬導線與該插塞之間具有一阻障層,該插塞適用於連 接該金屬導線及位於該金屬導線上方之一導體層,其特 徵在於: 一矽化金屬層,位於該阻障層與該金屬導線之 間,以避免該阻障層與該金屬導線間產生孔洞缺陷。 1 4.如申請專利範圍第1 3項所述之金屬導線結構,其中該 金屬導線之材質為銅。 1 5.如申請專利範圍第1 3項所述之金屬導線結構,其中該 插塞為雙鑲嵌結構。 1 6.如申請專利範圍第1 3項所述之金屬導線結構,其中該 矽化金屬層之材質為石夕化銅。 13 i、紙張尺度適用中國國家標嗥(CNS ) A4規格(210 X 297公釐)
    550745 A8 B8 C8 D8 j六、申請專利範圍 1 7.如申請專利範圍第1 3項所述之金屬導線結構,其中該 阻障層為金屬阻障層。 1 8.如申請專利範圍第1 3項所述之金屬導線結構,其中該 阻障層之材質為氮化鈦。 1 9.如申請專利範圍第1 3項所述之金屬導線結構,其中該 導體層之材質為銅。 請 先 聞 讀 背 Λ 之 注 項
    經濟部智慧时是Α員工消費合作社印焚 夂紙張尺度適用中國國家標準(CNS )八4規格(210Χ 297公釐)
TW91102031A 2002-02-05 2002-02-05 Structure and method for prevention defect generation on metal wire TW550745B (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW91102031A TW550745B (en) 2002-02-05 2002-02-05 Structure and method for prevention defect generation on metal wire

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW91102031A TW550745B (en) 2002-02-05 2002-02-05 Structure and method for prevention defect generation on metal wire

Publications (1)

Publication Number Publication Date
TW550745B true TW550745B (en) 2003-09-01

Family

ID=31713470

Family Applications (1)

Application Number Title Priority Date Filing Date
TW91102031A TW550745B (en) 2002-02-05 2002-02-05 Structure and method for prevention defect generation on metal wire

Country Status (1)

Country Link
TW (1) TW550745B (zh)

Similar Documents

Publication Publication Date Title
TW405169B (en) Semiconductor device and process for production thereof
TW462112B (en) Method of forming multi-level coplanar metal/insulator films using dual damascene with sacrificial flowable oxide
CN100514596C (zh) 金属内连线的制作方法与结构
KR101111025B1 (ko) 하드 마스크를 구비하는 디바이스 및 그 형성 방법
CN101390204A (zh) 用于金属集成的新颖结构和方法
TW395028B (en) A metal fuse structure and a method of forming a terminal via in a fuse structure
JPS6060720A (ja) 半導体デバイス作成方法
CN104054171A (zh) 用于基板接合的平坦化基板表面
TW468243B (en) Dual damascene misalignment tolerant techniques for vias and sacrificial etch segments
TW405212B (en) The flatten process of interlayer dielectric
JP2005340808A (ja) 半導体装置のバリア構造
TW417269B (en) Integrated circuit interconnect lines having sidewall layers
US7714440B2 (en) Metal interconnection structure of a semiconductor device having low resistance and method of fabricating the same
JP3312604B2 (ja) 半導体装置の製造方法
TW480662B (en) Method for forming dual damascene
TW550745B (en) Structure and method for prevention defect generation on metal wire
US7851353B2 (en) Method of forming a metal silicide layer, devices incorporating metal silicide layers and design structures for the devices
JPH05504446A (ja) ポリイミド絶縁材を用いた半導体相互接続構造
TW406392B (en) Method of forming electrical connections for a semiconductor device
TW578211B (en) Semiconductor structure
TW200539354A (en) Low temperature method for metal deposition
TW415032B (en) Dual damascene process
TW315517B (en) Eliminating poisoned via problem
TW406368B (en) Method for manufacturing the bonding pad of integrated circuit
TW468262B (en) Copper damascene process to enhance the reliability of electrical characteristics

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent