TW550473B - Synchronous to asynchronous to synchronous interface - Google Patents

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550473 Α7 Β7 i'發明説明（） 發明領域： (請先閲讀背面之注意事項再填寫本育) 本發明係關於資料傳輸領域。更詳而言之，本發明係 關於一種經由同步至非同步至同步之介面進行資料之傳 輸的系統及方法。該同步至非同步至同步介面之運作穩定 並可信賴，且可調整以適於在多重頻率下運作。 發明背景： 經濟部智慧財產局員工消旁合作社印¾ 内部鎖固管線式互補金屬氧化物半導體（IPCMOS)電 路及其技術發表於美國專利第6，1 82,233號，併於此處以 供參考。一描述該IP CMOS電路於測試點實作之結果報告 可參考休斯特（Schuster)等人於ISSCC2000科技報告文摘 (Digest of Technical Papers)，第 1 7 期，邏輯與系統（Logic and Systems)，報告WA1 7.3所發表之文章，該文章標題為 ”3.3-4·5GHz之非同步内部鎖固管線式CMOS電路，，，併於 此處以供參考，並於後文中以ISSCC報告稱之。該ISSCC 報告中，非同步内部鎖固局部地產生時脈以驅動產生一穿 越3至2浮點數乘法器（FPM)之壓縮器樹之路徑，並使用 4.5GHz頻率於0.18微米1.5伏特體積之CMOS技術。使· 用IPCMOS技術預估可減少兩倍以上之電力需求。 於上述之美國專利應用第6,182,2 33號中，電路及技 術被發表，因為非同步内部鎖固區塊在正向與反向上於訊 號父換時僅需極小的成本，如此一來使得超高效能可望實 現。 同步管線基本上會遭預到時脈扭曲的問題，可能造成 —— - --- _ _ 本紙張尺度遴用中國國家標率（CNS ) Α4_ ( υοχίϋ慶) ' ---- 經濟部智慧財產局員工消費合作社印災

3E53L 550473 五、發明説明（ 管線上的不當延谯 其可藉由將已存在的同步計 換為非同步時脈和 〜冲邵份替 ^ 匕、 來達到較兩效能並節省能源。炊 “㈣同步部份之介面可能較難以實 運作=接;要該介面能夠由同步模式運作進入非同模式 連作並可接著回到因丰# 门步杈式，過程必須為穩定可信賴 不同頻率之下。更 卫在 步返要實作電路和時間控制設計以 提供孩同步至非同步至同步介面所需。 發明目的及概jjt ： " .— ----- 、、-種介面介於同步與非同步資料傳輸，該介面包含一 連串之夕重1¾ ί又以建互供資料傳輸之管線。該多重階段包 含第一階段以實作同步至非同步資料傳輸，其-或更多中 間階段以實作非同步至非同步資料傳輸及最後Ft段實作 非同步至同步^料傳輸。同步時脈路徑傳播跨越多重階段 《時脈訊號以當時脈訊號到達第—和最後階段時致能該 階段運作。 種關於同步至非同步至同步資料傳輸之方法，該方 法包含提供一連串之多重階段以實作管線。該多重階段包 含第一階段，以實作同步至非同步資料傳輸；及一或更多 中間階段’以實作非同步至非同步資料傳輸及最後階段實 作非同步至同步資料傳輸。只有當運作被實作為允許資料 傳輸時，多重階段之第一階段與最後階段中之一為致能。 第一與最後陪段藉由包含於各多重階段中之時脈電路產 本紙張尺度適用中國國家標率（CNS ) A4規格（2l〇x 297公董 訂 (請先閱讀背面之注意事項再填冩本頁} 550473 五、發明説明（ 生之局邵時脈訊號致能。該局部時脈訊號藉由同步時脈訊 號及時脈訊號所產生。 (請先閱讀背面之注意事項再填寫本頁) 同步時脈閘道介面包含一連串之多重階段，以實作管 線：時脈電路連結至各多重階段以產生局部時脈訊號，二 局部時脈訊號用於以同步時脈訊號及時脈訊號為基礎之 • ί XI 1¾ ^又，此處之局邵時脈訊號當運作是由該對應階段實 作時致能該對應階段。 本發明之上述及其它目的、特徵及優點可由下述詳細 說明並配合圖示之說明而更得以彰顯，其中上述所概述之 本發明的特定描述可逕行參考詳細說明中的特定實施 例’這些特定實施例則以所附之圖式配合說明。 圖式簡單說明： 以下各圖式用以說明本發明，但尺寸則不限定如圖式 中者。圖式中的各元件標號係與詳細說明中相同標號所指 之元件為同者’以配合圖示進行說明。 第1圖為依照本發明之一實施例之同步至非同步至同步介 面架構圖； 經濟部智慧財產局員工消費合作社印製 第2A圖為本發明之一時脈致能電路之架構圖，該時脈致 能電路產生局部時脈用於第1圖之介面之同步至非 同步階段； 第2B圖為本發明之一預充時脈電路之架構圖，該預充時 脈電路依據回應訊號產生預充時脈脈衝用於第1圖 之介面之同步至非同步階段； 表紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） 550473 Α7 Β7 五、發明説明（） 第2C圖為本發明之一成立電路之架構圖，該成立控制電 路產生成立控制訊號用於第1圖之介面之同步至非 同步階段； 第3A圖為本發明之一時脈致能電路之架構圖，該時脈致 能電路產生局部時脈用於第1圖之介面之非同步至 同步階段； 第3B圖為本發明之一預充時脈電路之架構圖，該預充時 脈電路依據回應訊號產生預充時脈脈充用於第1圖 之介面之非同步至同步階段； 第3C圖為本發明之一錯誤控制電路之架構圖，該錯誤控 制電路產生錯誤控制訊號用於第1圖之介面之非同 步至同步階段； 第4圖為本發明之一模擬中之六階段介面或管線架構圖； 第5圖為本發明之工作於2· 5GHz並使用二時脈e位元延 遲之第4圖之介面之時間圖； 第6圖為本發明之工作於2 〇ghz並使用二時脈e位元延 遲之第4圖之介面之時間圖； 第7圖為本發明之工作於2.0GHz並使用一時脈e位元延 遲之第4圖之介面之時間圖，並顯示錯誤是由於時 間之不協調； 第8圖為電力與切換因子之關係繪製圖，該圖並加以比較 傳統同步電路和本發明之内部鎖固管線式 CMOS電路； 第9A圖為兩組同步浮點乘法器（FPMs); (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製

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* Z X 550473 ΚΊ ____________ Β7 五、發明説明（） 第9B圖為本發明之第9A圖之二FPM以同步至非同步至 同步IPCMOS FPM取代之架構圖； 第1 〇圖為本發明之另一實施例之敏銳紋理同步時脈閘道 介面之架構圖； 第11圖為電力與切換因子之關係繪製圖，該圖並加以比 較傳統同步電路，本發明之内部鎖固管線式CMOS 電路及本發明之敏銳紋理時脈閘道（FG CLK閘 道）； 第12圖為本發明之一時腺重置電路之架構圖，該時脈重 置電路產生重置時脈訊號用於第1圖之介面之同步 至非同步階段； 第13圖為本發明之一局部時脈電路之架構圖，該局部時 脈電路使用e位元以提供較少延遲並用於第1圖之 介面之非同步至同步階段；且 第14圖為本發明之實作第12及13圖之模擬介面之時間 圖。 (请先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消费合作社印¾ 圖號對照說明： 10 同步至非同步至同步介面 11 同步時間控制路徑 12 閂鎖器 17 邏輯電路 18 閂鎖器 20 平行路徑 22 管線階段 24 同步至非同步介面 28 非同步至同步介面 30 時脈控制區塊 32 致能時脈電路 33 and閘道 -max_ 本紙張尺度逋用中國國家標準·（ CNS〉A4規格（210X297公釐） 550473

35 成立路徑 42反用換流器 44反用換流器 47反用換流器 60成立電路 7〇 局部時脈電 76預充時脈電 100實施例電 102非同步至 1 〇4非同步至非同步階段 106非同步至同步階段 300時脈閘道電路 302階段 404電晶體 路 非同步階段 41 43 45 50 62 74 78 101 103 105 200 301 402 502 N-場效應電晶體 P -場效應電晶體 閂鎖器 預充時脈電路 邏輯電路 致能時脈電路 錯誤控制電路 同步至非同步階段 非同步至非同步階段 非同步至非同步階段 浮點數乘法器單元 暫存器 重置電路 電路 -------i! (请先閲讀背iril法意事項存填¾本 ΐτ 經濟部智慧財產局員工消貪合作社印製 發明說明： 本發明係關於-種同步至非同步至同步介面，實作該 介面可增加管線或資料傳輸系統之速度並減小電源使 用。本發明將以範例電路加以說明。本發明可有更廣汜應 用而不止限定於該些範例。 ‘其應被認知圖示中之元件可被實作於多.種型式之硬 體’軟體或其相關組合。更好地，這此分 ^ 70件可被實作於硬 體至一或多個適當之編序式一般應用積砂 谓把電路，該電路可

能包含處理器，記憶體及輸入/輸出介面。I f考圖示中之才目 第9頁 本紙張尺度適用中國國家標隼（CNS ) A4規格U⑴x 297公釐〉 550473 A7 B7 五、發明説明（ 經濟部智慧財產局S工消费合作社印製 似數字，該數字代表同樣或相似之元件，並起始於第丨圖， 本發明之一實施例所顯示之同步（s γΝ)至非同步（AS γΝ) 至同步（SYN)介面10。同步時間控制路徑u包含藉由 CLKSYN訊號控制時間之一位元寬之閂鎖器ι2，該 CLKSYN訊號做為輸入並以e位元被使用。由於各閂鎖器 階段12使用CLKSYN控制時間，一 e位元經由閂鎖器12 傳播之時間為路徑中閂鎖器階段12之數量和頻率或 CLKSYN週期之函數。 琢”e”位兀路徑n(如第i圖之階段9〇a，9〇b，9〇b)為 同步時間控制鍊。若資料藉由機器之同步部份進行處理而 進入非同步路徑，則”丨，，被置入該鍊之第一階段（9〇a)。在 任何同步週期中無此種資料被傳送，則該e位元進入心 將為〇。於第1圖中，在同步週期時若e位元被傳送至9“ 階段’則-個同步週期後會再傳輸至9〇b階段，且會從進 入90a階段後剛好兩個同步週期進入9〇c階段。因此，, ❹位元使用兩個同步週期的延遲經由它的時間控制鍊進： 傳輸。因為’1”在9Ga階段表示資料將準備好被置人於 《同步4 所以其需要提供該e位元時間控制鍊、 階段以允許資料經由整個非同步管線傳輸。因此，在/ 圖中，顯示出資料可在兩個同步週期内經由非 ：1 輸。 · &、、泉傳 、介面整體操作行為如τ所述。當資料於機器之立 份並將傳輸至非同步部份時，”，，被置入階段90a。以碍 為啟動階|22a之局部時脈CLKE1之訊號。此後，資: 第10頁 良紙張尺度·令國國家縣（⑽）Μϋϋχ 297公產 -------_丨 (請先閲讀背面之注意事項再填寫本頁) 訂 Ρ 經濟部智慧財產局員工消費合作社印製 550473 A7 ____ B7 五、發明説明（） 藉由非同步時脈CLKE1，CLKE2及CLKE3之控制經由 22a ’ 22b及22c至22d傳輸’該過程依序經由鍊結至此些 階段（如内部鎖固訊號）之時脈控制區塊3〇、3 la及3 lb之 VALID和ACK訊號。同時，置於階段9〇a之”丨”已被傳輸 至階段90b，且到達階段90C之輸入端。在下個同步時脈（現 在當該資料置入機器之非同步部份後已經過了二同步週 期）該e位元做為同步時脈進入CLKE4之閘道，因此完成 了系統之重新同步。 注意這代表某些關係被滿足。第一，提供e位元路徑 <延遲階段數量應該達到最高運作同步時脈頻率，在該e 位元路徑之延遲總量不少於經由非同步路徑之延遲。此時 間和非同步1¾ &之正常時間需求相似（如一需求官於閂鎖 為建JL、維持、及時脈不對稱之時脈週期需不少於經過階 段邏輯區之延遲加上誤差許可）。若非同步管線用於替代 足前< 同步管線’其通常足夠提供該e位元延遲對應於原 同步管線之階段數量之延遲。在此情況下，非同步管線應 k供和原同步管線一樣多數量之閂鎖器階段以提供空間 維持在由非同步管線移除資料時有所延遲之所有管線資 料。 取後 >王意由於e位元傳輸至階段9〇a以用於啟始階段 22a《非同步時脈CLKE1 ,且該脈一次啟始CLKE2及 CLKE3，且孩e位^到達階段9Ge\輸人端致能CLKE4， 因此田”、、新:貝料文付非同步管線處理時，該管線之時脈自 動且平穩地結束。 — (請先閲讀背面之注意事項再填寫本頁) 訂 ΦΙ. 經濟部智慧財產局員工消骨合作社印t 550473 Λ7 B7 ______________________________ — 一_———— —— - « — 1 1 _ 五、發明説明（） 此外，有一資料之平行路徑20，包含階段22a_22d並 使用三種不同介面型式。第一，同步至非同步介面24，當 CLKSYN和e位元進行AND邏輯運算並產生局部時脈 CLKE1時，該介面被實作於第一階段22a。接著，有中介 階段22b-22c，該階段為非同步至非同步轉換進行處。這 些非同步至非同步介面詳述於美國專利第6,182,233號， ISCC報告和與本案具有共同受讓人（Cook等人）之美國專 利 U.S. Serial第 09/746,647π非同步管線控制介面 (ASYNCHRONOUS PIPELINE CONTROL INTERFACE)，，， 其於2000年12月21曰提出申請，其全部内容併入此處， 以供參考。非同步至同步介面28實作於最後階段22d。在 階段22d中，e位元已經由同步一位元閂鎖器1 2傳輸並和 同步時脈CLKSYN進行AND邏輯運算以產生局部時脈 CLKE4。CLKE2及CLKE3被提供用於階段22b及22c。第 一階段22a和最後階段22d間電路之差異將在各介面型式 於下詳述時提及。成立路徑35用於追蹤資料路徑20之資 料轉換及資料路徑20中階段間之成立資料接收之回覆。 各閂鎖器18藉由局部時脈致能訊號CLKE(CLKE1-CLKE4)致能以允許資料由前階段轉換。該階段為内部鎖固 的。這表示回覆（ACK)和成立（VAILID)資料訊號被產生並 通過相鄰階段之間，用來確保資料在各管線之階段間為成 立並被接收到。有利地，電路1 〇之非同步中介階段在正 向及反向均為ISSCC報告中所述之為管線式且内部鎖固 式。管線階段22可包含邏輯電路17。 --- 第12貰_ 本紙法尺度適用中國國家標準（CNS ) A4規格（2ι〇'χ297公董） ---- (請先閲讀背面之注意事項再填寫本頁} 訂 550473 A7 B7 五、發明説明（） 參照第1圖及第2A-B圖，對e位元及CLKSYN於電 路32進行AND運算（AND閘道33)之同步至非同步第一階 段局部時脈電路30，該電路產生VALID訊號於向下串流 非同步階段並產生預充時脈CLKP於該第一階段如第2B 圖所示。全域同步時脈CLKSYN和e位元之AND結果輸 入一位元寬閉鎖器12以致能局部時脈CLKE(CLKEl)於第 一階段如第2A圖之電路中所示。即便CLKSYN持續地運 作，但只有藉由e位元所指示之運算被實作時才可由致能 CLKE1而得到顯著之省電效果。 參照第2A圖，第1圖之電路30包含AND閘道32以 可邏輯地結合 e位元及 CLKSYN得到致能時脈訊號 CLKE。在所示之實施例中，電路32實作N-場效應電晶體 4 1，XP-場效應電晶體43及反%換流器47。參照第2B圖， 包含於第1圖之電路30之電路50產生第一階段22 a之局 部預充時脈CLKP 1。該預充時脈電路50以來自向下串流 階段之非同步回覆訊號ACK(同時參照第1圖）為其輸入以 表示資料已被接受及新資料可加入全域同步時脈 CLKSYN傳輸。該局部預充時脈CLKP僅可於CLKSYN(和 -CLKE1)變為低狀態之後致能以避免致能和預充時脈兩者 同時為運作狀態之可能性。其可能發生在，特別是在低頻 率時，若只有所產生之非同步回覆訊號ACK被使用於產 生該局部預充時脈CLKP。 在所示之實施例中，電路50實作N-場效應電晶體 41，P-場效應電晶體43，閂鎖器45及反用換流器47。其 _第13貰_ 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 Ψ. 經濟部智慧財產局5貝工消费合作社印製 550473 經濟部智慧財產局員工哨費合作社印¾ A7 B7五、發明説明（） 它電路組態也可被實作以提供以下所述之功能。在週期之 開始時，CLKPD為高狀態且節點n3為高狀態及節點n2 為低狀態。當有回覆時，高狀態行進波將產生於ACK輸 入端。該ACK之轉換將被節點n3及節點n2所捕捉同時 n3變為低狀態且n2變為高狀態。若CLKSYN已進入低狀 態，節點nl將成為高狀態並使n4為低狀態。若CLKSYN 仍為高狀態，節點η 1將為低狀態，且節點n4將持續為高 狀態直到CLKSYN轉變為低狀態。節點n4放電將伴隨著 二反用換流器44之延遲後之二反用換流器42及CLKPD 放電之延遲後之CLKP放電。CLKPD之低狀態將使節點n3 預充為高狀態。接著其將使節點n4轉為高狀態並伴隨著 CLKP進入高狀態且最後CLKPD進入高狀態。該非同步回 覆ACK波至此時已有足夠地時間以轉換為低狀態且另一 週期已準備開始。 參照第2c圖，第1圖之電路30包含成立電路60，該 成立電路60產生VALID訊號模擬通過第一階段22a之邏 輯電路1 7之最差情況路徑。邏輯電路62根據這些延遲模 擬決定成立訊號之時機。經過成立電路60之延遲加上產 -生CLKE於相鄰非同步訊號交換區塊3 1 a之頻閃觀測器電 路（AND閘道）32所花費之時間相等於最後資料到達時間 加上某些用於資料路徑20及成立路徑3 5間之誤差許可變 化之差數。如第2c圖所示，CLKE起動該VAILID訊號且 CLKP重置此訊號。該VAILID訊號產生於每時脈週期之 CLKE產生時。 _第Η貫___ 本紙張尺度適用中國國家標準（CMS ) Α4規格（210Χ 297公釐） 一 (請先閲讀背面之注意事項再填寫本頁) L# 訂 ,· 550473 A7 B7 五、發明説明（ 第1圖内中介階段22b-22c之非同步至非同步轉換可 藉由上述所引用參考資料之内部鎖固方式實作。其它非同 步至非同步轉換技術也可被實作。第1圖所示之非同步至 非同步轉換所需之電路及概念現在將被描述。 再次參照第1圖，非同步至同步最後階段局部時脈電 路70將更詳細（第3A-C圖）顯示。局部時脈電路7〇之電 路包含致能時脈電路74(第3A圖），預充時脈電路76(第 3B圖）及錯誤控制電路78(第3C圖）。 參照第3A圖，當CLKSYN轉為高狀態且有e位元（高 狀態）於一高狀態同步暫存器12時，致能時脈CLKE被產 生於電路74，其對應於第1圖之最後階段22d。電路74 包含閂鎖器45和有三反用換流器之暫存器47以提供 CLKE之驅動，從此起為輸出端。 第3A圖之非同步至同步致能時脈電路74相似於第 2A圖之同步至非同步致能時脈電路32。電路32和74兩 者使用e位元對同步全域時脈CLKSYN進行AND邏輯運 算。然而，在致能時脈電路中，該e位元已經過數個週期 之延遲。該數個週期之延遲為該e位元傳輸經一位元高狀 態同步暫存器12所費之週期數。第i圖中，顯示二週期 之延遲。其應被瞭解此非為固定之延遲而是依據同步全域 時脈之頻率。在實施例中所示之該週期數為.固定而非時 間。其代表一旦管線經設計則資料將總是於固定之週期數 後出現於該管線之輸出端即使頻率改變。本實施例之週期 數亦可被改變。 第15頁 本紙張尺度適用中國國家揉隼（CMS ) A4規格（210X 297公釐） (請先閲讀背面之注意事項再填寫本頁)

，1T 經濟部智慧財/i局員工消責合作社印t 550473 A7 B7_ 五、發明説明（） 參照第3B圖，預充時脈CLKP經由電路76產生於此 階段。非同步至同步階段之預充電路76產生資料已由自 向上流階段接收之回覆訊號ACK及非同步至同步階段所 需之預充時脈CLKP。ACK及CLKP設計為產生於CLKSYN 及CLKE轉變於低狀態之後。該電路為一發動器藉由使節 點n2轉會高狀態之CLKSYN轉為低狀態事件所觸發。 CLKE將亦轉為低狀態但被CLKSYN穿越第3A圖之CLKE 電路74之路徑所延遲。因此，當CLKSYN轉為低狀態時， CLKE及節點η 1 1將為高狀態，且節點η 1 3將為低狀態。 ACK將變為高狀態而CLKP將下降。當CLKP下降，節點 nl 1將亦下降，ACK將轉為低狀態且CLKP將上昇。該ACK 及CLKP之波寬將由節點nl2上昇時及節點nl 1下降時之 間之延遲所決定，同時大部份之該延遲來自於CLKE電路 74 ° 參照第3C圖，錯誤控制電路78當致能e位元及 CLKSYN時開始運作，且因此CLKE轉為高狀態但資料尚 未到達。其應不會發生除非有時間控制上之錯誤。該錯誤 控制電路78之輸入為CLKE及來自傳送階段之資料成立 訊號VAILID。在正確之時間安排下，當CLKE轉為高狀 態而致能資料路徑20(第1圖）之閂鎖器1 8時，於非同步 至非同步階段輸入端之新資料應為成立的。其藉由低狀態 VAILID訊號以提示。若VAILID持續為高狀態且仍為轉變 為低狀態，但CLKE已變為高狀態，則錯誤（ERROR)輸出 訊號將轉為高狀態以表示錯誤發生。 _第16貰_ 本紙浪尺度適用中國國家橾準（CNS )八4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印¾ 550473 A7 B7 經濟部智慧財產局員工消費合作社印¾ 五、發明説明（） 為檢證本發明之同步至非同步奚同步介面之電路及 概念，電路1 00被產生如第4圖中所系且由發明人使用模 擬。電路100包含六階段1〇1-106，其包含所述之特徵可 參照第1，2A-C及3A-C圖。階段1〇1包含同步至非同步 介面（S2A)。該S2A階段之電路包含第2A-C圖之電路。階 段102至105可包含上述參考資料所述之非同步至非同步 介面（A2A)。階段106為非同步至同步介面（A2S)。階段 106A2S之電路為該些於第3A-C圖中之電路。. 參照第5圖，用於階段1 〇 1之閃鎖器（參考範例如第1 圖之閂鎖器12)之同步時脈CLKSYN和e位元[e]-SA(同步 至非同步）及用於階段1 〇 6之問鎖器（參考範例如第1圖之 閂鎖器12)之[e]-AS(非同步至同步）產生致能及預充時脈 和錯誤訊號（Error)。該e位元於2·5GHz經同步時間控制 路徑傳輸並伴隨二週期延遲起於階段之同步至非同步 介面到階段106之非同步至同步介面。注意該”[e]-sA，，為 輸入同步至非同步介面之e位元，而"[e]_AS，，為延遲之e 位元並出現於e位元延遲路徑之最後階段之輸入端。僅該 訊號”[e]-SA”需自外部環境提供給該介面以表示資料以真 正地可被處理。 一連續e位π之正確運作為伴隨二週期之間隔後接著 出現另一 e位元。其為同步路徑（[e]_SA及[+八8)中之二 週期延遲。如所示，二連續同步週期使欲處理之資料到達 非同步管線，接著伴隨二連續同步週期此時無資料需處 -，再接著另—同步週期此時資料已處理完畢。注意㈤· 理 第17頁 本紙張尺度適用中國國家標準（士）A4規格（21〇χ1^ (請先閲讀背面之注意事項再填寫本頁) 訂 Ψ 550473 A7 B7 五、發明説明（ AS和[e]-SA有相同模式，但藉由穿越e位元延遲鍊之二 同步週期所延遲。 (請先閲讀背面之注意事項再填寫本頁) 致能時脈訊號CLKE1-CLKE6分別示於各階段101-106。六階段管線之延遲測量為88〇兆秒（ps),其對應於二 400PS週期加上產生致能時脈之延遲。除了於2 〇GHz之 頻率外’同樣的條件於第6圖之波形重覆出現。再次，由 於較低頻率之運作，因此同步至非同步至同步介面加上部 份額外誤差範圍之正確運作被呈現。 參照第7圖，e位元延遲現在使用其它同於第6圖之 泫些條件以減少至一週期。由於該e位元之一週期延遲， 管線 < 延遲大於單獨週期e位元延遲且錯誤控制電路訊號 Error變為高狀態以表示發生時間安排錯誤。注意其展示 錯决之设計以示範經由錯誤控制電路之時間安排錯誤及 Error訊號之偵測。此測試範例之設計錯誤為故意提供短 於穿越非同步管線延遲之e位元延遲鍊。 經濟部智慧財產局員工漓費合作社印製 評估顯示大約70%之晶片電能消耗於時脈及閂鎖 器因此，大量之電能可藉由僅當e位元或運算運作時才 致能時脈以節省，例如，轉換因子，見於同步至非同步至 同步’《第5、6及7圖之波形。本發明所提供達成低 電能之一直觀作法，例如在乘法器中，為替換同步系統中 存在之管線階段為本發明之同步至非同步介面·。該同步至 非同步路徑較傳統同步方式將顯著地降少電能消耗。第 一，因為時脈僅致能於當有運算進行時。第二，因為減少 時脈負載。該減少時脈負載可藉由内部鎖固運算及時脈僅 第18頁 550473 A7 B7 五、發明説明（） 致能於當閂鎖器之輸入端之資料為成立。 (同步）週期中給定之總體或功能單元實際地處理所得 到貝料之週期部份稱為”總體轉換因子，，或轉換因子。注意 若該總體被實作為使用於此所述之技術之非同步管線，則 該總體轉換因子將同於週期之e位元進入總體之同步至非 同步介面而被設為丨之部份。其可得到使用於此所述之技 術之系統之電能簡單估計，因為局部產生之時脈僅當實際 需要時被致能。 參照第8圖，所示為依據本發明（IpcM〇S)i IPcm〇s 實作與傳統同步方式（同步）兩者之電能與總體轉換因子 (假設大約70%之電能消耗於時脈及閂鎖器）之繪製圖。大 部份總體之轉換因子將介於大約10%與2〇%間。 本發明所提供達成高速度及低電能之另一方式示於 第9A及9B圖之範例。第9A圖中，二同步浮點數乘法器 (FPMS)FPMl及FPM2已被取代為第9B圖中之單個同步至 非同步至同步FPM單元200。其限制為該單個非同步 FPM200需運作於存在之同步乘法器FPM1及FPM2之兩 倍頻率。 該非同步方式藉由内部鎖固管線式之局部時脈產生 及簡單閂鎖器結構達到較快速度，該簡單閂鎖器結構為^堇 當資料為成立時致能該時脈。該所述之同步至非同步至$ 步介面非僅限定於此乘法器應用，其可被使用於任何f要 高速度及低電能之處。本發明特別適用於高等級管線階段 應用。 __第19頁__ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公慶） ' - (請先閲讀背面之注意事項再填寫本頁) i#

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經濟部智慧財產局員工消費合作社印1SI 550473 Α7 Β7 五、發明説明（） 實作同步至非同步至同步介面所需之概念及電路已 舉例描述，例如，藉由實作IPCM0S。較高速度及較低電 能消耗可依據本發明有效地達成。 參照第1 〇圖，所示範例為依據本發明之另一實施例 之較佳紋理時脈閘道電路3〇〇。如第1 〇圖所示，以上所述 之概念可被修改以提供較佳紋理時脈閘遒於同步系統。於 每階段302中電路301内之e位元和同步時脈CLKSYN進 行AND邏輯運算以產生局部致能時脈（ClKE)。該e位元 經由一位元寬暫存器301傳送。若階段中無e位元（e= 〇)， 則該階段將無局部致能時脈（CLKE)。相似於第2A圖中所 示之一電路將實作於電路301中以執行AND邏輯運算功 能。該較佳紋理時脈閘道和第Π圖所示之傳統同步方式 相比較可有效地節省電能。然而，與IPCm〇S實作相較， 則電能大約比使用較複雜之閂鎖器好兩倍。 如上所述，其較佳情況為使用非同步設計取代存在之 同步設計部份以達成較低電能使用與較高效能之目標。而 問題為系統介於同步與非同步部份之介面。 再次參照第1圖，二平行路徑提供藉由平行同步路徑 11控制時間之同步至非同步至同步路徑20。該同步路徑 11包含藉同步全域時脈CLKSYN提供時脈之一位元寬閂 鎖器。運作於最大頻率時該路徑之階段數之選·擇對應於同 步至非同步至同步路徑之延遲之週期數。由於各e位元問 鎖器階段藉CLKSYN提供時脈，因此該e位元傳送經閂鎖 器之時間為管線中之閂鎖器階段數和CLKSYN之週期或 第20頁 本紙張尺度適用中國國家標準（CNS ) Μ規格（210X 297公釐） (請先Μ讀背面之注意事項再填寫本I) 訂 經濟部智慧財/i局S工消費合作社印製 550473 五、發明説明（ 頻率乏函數。若有運 堤弄進伃則該e位元將被呀A ”” 地若無運算則 兀將被汉為1而相對 ^ ^元將被設為，，〇，，。 當該e位元被設為 * ^ π . 、、 時，茲e位元產生致能時脈於同 梦至非同步階段使资 u 送H… 貝科進入其路徑中。該e位元在其已傳 k、、工一位兀閂鎖器 .....^ 门步時間控制路徑後亦提供時脈訊 號產生致能時脈於管線之非同步至同步最後陪段中。若 Γ"“:兀為"〇"其代表無運算將執行。於此種情況下，該 _ 70仿將錳—位70時間控制閂鎖器傳送但在同步至 非同步至同步平行路徑中無局部時脈被致能。因此該局部 時脈致能於該e位元Α 兀為1時且非致能於該e位元為，，〇，， 時。 涿一路徑之時間控制包含經非同步路徑傳輸之資料 到達於最後階段之局部致能時脈之前。全域時脈不對稱及 跳動之衫響於使用本方式時僅發生一次且不發生於各階 ί又 位元寬同步e位元路徑於各週期由同步時脈致能。 然而多位元寬之同步至非同步至同步路徑之各階段之局 部時脈當有運算需執行時才被致能。其結果為每週期中有 效地節省電能除非有運算執行。此外經由非同步IP CMOS 路徑之延遲少於傳統同步路徑之延遲。其為各階段之時間 控制不需和傳統情況相同而可符合該階段之電路邏輯之 結果。 參照第12圖，同步至非同步重置電路402於週期較 早部份捕捉來自非同步向下串流頻閃電路（如電路3 1 a)之 回覆（ACK)但直到CLKSYN轉為低狀態時才致能電路 第21頁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 訂 , 經濟部智慧財產局8工β費合作社印¾ 550473 A7 '~~----- B7_____ 五、發明説明（） 4〇2 °如此當回覆發生於clksyN仍為致能時可確保運算 執行正確。電路402可被包含以取代第2B圖之電路5〇。 電路402和第2B圖之電路5〇之運作相似。電路402包含 電曰曰體404 ’該電晶體藉由重置（POR)訊號之電能致能，該 重置訊號當電源啟動時初始化電路之條件狀態。節點Μ 用於表示連接至第12圖之CLKP之輸入。 對於非同步電路而言，由於CLKE為非常短之脈波， 因此若不考慮在週期早期中產生回覆則可保證運算之適 馬。在一非同步至同步介面中，由於e位元僅需於各同步 週期内經由一閂鎖器傳輸而非經由邏輯電路，該e位元在 週期早期中將為成立的。 參照第1 3圖，於週期早期中成立之該e位元可被使 用以利於非同步至同步階段之CLKE產生之延遲最小化。 第13圖顯示一電路502，該電路整合分別敘述於第 3A及3B圖中之電路74及76之功能。電路502實作一如 上所述之重置（POR)訊號之電源，其並可參考第12圖。電 路5 02實作如輸入e位元，CLKSYN，POR及輸出和ACK 訊號及CLKE。藉由實作電路502，由於e位元於週期早 期中之使用亦被實作因此延遲可得到有效地減少。 參照第14圖，管線如第4圖之7階段被建立為模型 以測試第12圖及第13圖用於同步至非同步至同步訊號交 換之概念與電路。有關POR，時脈（CLKE 1-7)，資料（DATA _IN與DATA —OUT)，和e位元（El及E7分別於階段1及 7)與ERROR之模擬波型顯示於第14圖。由階段1至階段 __第22貰_ 本紙張尺度適用中國國家標隼（CMS ) A4規格（210X 297公釐） ---------— (請先閲讀背面之注意事項再填寫本頁) 訂 ,· 經濟部智慧財產局員工涌費合作社印製

550473 五、發明説明（ 之e位元延遲被選為和階段數相同為六同步週期。如例 不之波型’在此範例中之資料經由管線傳輸於相當快之速 率且必須等待該e位元之到達。當該e位元到達後，該資 料由該管線移除時所產生之局部時脈於反向運作。同步e 位元路徑中延遲之週期數將可減少。 現已說明關於同步至非同步至同步介面（該僅為示範 性而非限定）< 系統及方法的較佳實施例，其可由熟知該 項技術者依上述要義予以修改或變動。因此由本發明之特 定實施例推得者都不脫離本發明之精神範圍，本發明之範 圍當以後附之申請專利範圍定義之。因此現已說明本發明 ^專利#法所限制纟細節與特別部❸，其受專利法保障之 範圍及要求提出於所附之申請專利範 请 先 背 之 注 意 事 項 再 填 寫 本 頁 鳗濟部智慧財產局S工消費合作社印製

Claims (1)

1. 550473

   六、申請專利範圍 ABCD •一種介於同步與非同步資料傳輸間的介面，該介面至 少包含： _至 (請先閲讀背面之注意事项再填寫本頁) 多重互相連結之階段，互相耦合以形成資料傳輸管 線，該多重階段包含： 一第一階段，用以執行同步至非同步之資料傳 輸； ’ 至少一中介階段，用以執行非同步至非同步之 資料傳輸；及 一最後階段，用以執行非同步至同步資料傳 輸；及 一同步時脈路徑，該路徑傳輸一時脈訊號，且該時 脈訊號通過該等多重階段，以在該時脈訊號出現於其 階段中時致能該第一及該最後階段執行運算動作。 2·如申請專利範圍第1項所述之介面，其中上述之第一 及最後階段包含一局部時脈電路，該局部時脈電路包 含一 AND邏輯閘，該邏輯閘用以對該時脈訊號及一同 步時脈訊號加以and邏輯運算。 經濟部智慧財產局員工消費合作社印製 3·如申請專利範圍第2項所述之介面，其中上述之時脈 訊號之傳輸係經由一位元寬同步之暫存器為之。 4·如申請專利範圍第2項所述之介面，其中上述之對應 於該第一階段之局部時脈電路更包含一預充電路，該 第24頁 本紙張尺度適用中國國家標準(CNS)A4規格(21〇X297公釐) 550473 A B CD 申請專利範圍 預充電路連結至該第一階段，其 接收到該至少一表明已接收到上述《預无電路在 交換確認時產生-預充脈衝中介階段之訊號 5 ·如申請專利範園第4項所述之八 4面’其中上述之斜岸 於該第一階段之局部時脈電路承— K對t 史包含一成立資料訊 號，該成立資料訊號產生於一 A 、 、a & 而#時脈訊號轉變及當 該預无脈轉變時的重置之時，誇 邊成立資料訊號被傳輸 至Μ至少一中介階段，用以表示 丁藏成互資料已存在。 6·如申請專利範圍第2項所述之介面，其中上述之對應 於該最後階段之局部時脈電路更包含一預充電路，連 結至該最後階段，其中上述預充電路產生一預充脈衝 及一確認脈衝，該確認脈衝在該同步時脈轉變時所啟 動，並由該取後階段之局邵時脈訊號轉變時所終纟吉。 7·如申請專利範圍第2項所述之介面，其中上述對應於 該最後階段之局部時脈電路更包含一錯誤控制訊號， 該錯误控制訊號產生於該至少一中介階段所發出之一. 成立資料訊號及該局部時脈及一成立資料訊號指出該 資料為不成立之時。 8.如申請專利範圍第1項所述之介面，其中上述之至少 一中介階段包含多重階段，該多重階段以管線及鎖固 第25頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) --------- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 550473

   9種同步至非同步至同步介面，該介面至少包含： 多重1¾ #又，相互連結以形成管線，該多重階段包含 一第一階段，執行同步至非同步之資料傳輸 至少一中介階段，執行非同步至非同步之資 傳輸；及 一最後階段，用以執行非同步至同步之資 輸； 一時脈電路，連結至該？重階段之每-者，並依; 一同步時脈訊號產生一局部時脈訊號於該第一及該〕 後階段’並提供内部鎖固運算訊號，其中數個階段與， 至少—中介階段相互作用，該局部時脈訊號在一運算; 執行於該階段時致能該第一階段及該最後階 ’ ............•裝： (請先閲讀背面之注意事項再填寫本頁) -、一二口 經濟部智慧財產局員工消費合作社印製 -------τ上述之時脈 電路第-及最後階段包含-AND邏輯閘，該錄輯閑用 以對該同步時脈及一時脈訊號加以and邏輯運算，其 中該時脈訊號表示一運算動作將被執行。 、 11·如申請專利範圍第10項所述之介面，其中上述之 控制位元係由一位元寬同步暫存器所傳輸。 .如中請專利範圍第9項所述之介面，其中上述之 第26頁 # 時間 對應 本紙張尺度適用中國國家標準(CNS)A4規格(210X297公釐） 550473 A8 B8 C8 D8 申請專利範圍 於第一階段之時脈電路更包含一連結至第一階段之預 充电路’其中上述之預充電路當接收到來自其一或更多 已接收資料之中介階段之訊號交換確認時產生一預充 脈衝。 3 ·如申請專利範圍第12項所述之介面，其中上述之對應 於第一階段之時脈電路更包含一當局部時脈訊號傳輸 時產生及當預充脈衝傳輸時重置之成立資料訊號，該 成·^ '貝料訊號被傳輸到其一或更多中介階段以表示該 成立資料可被使用。 14·如申請專利範圍第9項所述之介面，其中上述之對應於 最後階段之時脈電路更包含一連結至該最後階段之預 充電路’其中上述之該預充電路產生一預充脈衝及一確 涊脈衝，其由同步時脈傳輸所致能並由傳輸於該最後階 段之局邵時脈訊號所結束。 15.如申請專利範圍第14項所述之介面，其中上述之對應 於最後階段之時脈電路更包含一若有來自其一或更多 中介階段之局部時脈及一成立資料訊號時產生之錯誤 控制訊號以表示該資料為不成立。 1 6·如申請專利範圍第9項所述之介面，其中上述之其一或 更多中介階段包含多重之階段，該些階段為管線式且内 第27頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· -訂· 經濟部智慧財產局員工消費合作社印製 550473 經 濟 部 智 慧 財 產 局 員 工 消 費 合 社 印 製 Α8 Β8 C8 D8 申請專利範圍 部鎖固於正與反向上。 17·—種同步至非同步至同步資料傳輸之方法，至少下列步 驟： 提供互相連結之多重階段以實作管線，該些多重階 段包含實作同步至非同步資料傳輪之第一階段，實作非 同步至❹步資料傳輸之其一或更乡μ階段及實作 非同步至同步資料傳輸之最後階段；及 僅當運算將被實作以允許資料傳輸時致能多重階 段中之第-階段&最後階段之其一，冑第一&最後階段 由包含於各多重階段之時脈電路所產生之局部時脈訊 號以致能’該局部時脈訊號由—同步時脈訊號及一時脈 訊號產生。 18.如申請專利範圍第17項所述之方法，其中上述之第一 及最後階段之時脈電路包含一侧邏輯運算開道:更 包含表示-運算將被實作之對時脈訊號進行娜邏輯 運算之步驟及同步時脈。 19·如申請專利範圍第17項所述之方法，更包含： 藉由一位元寬同步暫存器傳輸時脈訊號之步驟。 20.如：請專利範圍第17項所述之方法，其中上述 於弟1¾段〈時脈電路更包含—連結至第—階段之預 第28頁 本紙張尺度朝巾關家鮮格(2】GX 29 ..........』-丨·^.........、可......... (請先閲讀背面之注意事項再填寫本頁) ABCD 550473 六、申請專利範圍 (請先閱讀背面之注意事項再填寫本頁) 充電路並更包含當接收到來自其一或更多已接收資料 之中介階段之訊號交換確認時產生一預充脈衝之步 驟。 2 1 ·如申請專利範圍第20項所述之方法，其中上述之對應 於第一階段之時脈電路更包含一當局部時脈訊號傳輸 時產生及當預充脈衝傳輸時重置之成立資料訊號，並更 包含傳輸成立資料訊號至其一或更多中介階段以表示 該成立資料可被使用之步驟。 22. 如申請專利範圍第1 7項所述之方法，對應於最後階段 之時脈電路更包含一連結至該最後階段之預充電路並 更包含產生一由同步時脈傳輸所致能並由局部時脈訊 號傳輸所結束之預充脈衝之步驟。 經濟部智慧財產局員工消費合作社印製 23. 如申請專利範圍第1 7項所述之方法，其中上述之對應 於最後階段之時脈電路提供一錯誤控制訊號，並更包含 一若有來自其一或更多中介階段之局部時脈及一成立 資料訊號時產生該錯誤控制訊號以表示該資料為不成 立之步驟。 24· —種同步時脈閘道介面，至少包含： 互相連結之多重同步階段以實作管線； 一時脈電路連結至各多重階段，該電路依據同步時脈訊 第29頁 本紙張尺度適用中國國家標準(CNS)A4規格(210X 297公釐) 申請專利範圍 號及時脈訊號以產生局部時脈訊號於一對應階段，其中 上迷之該局冑時脈訊號當運#由對應之暗段實作時致 能該對應階段。 25.:申請專利範園帛24 J員所述之介面，纟中上述之時脈 電路包含同步時脈及一以時脈訊號進行AND邏輯運算 之and邏輯運算閘道，並主_ 其表示該運算將被實作。 26·如申請專利範圍第24項所 邙叮砍乏介面，其中上述之時脈 唬經由一位元寬同步暫存器傳輸。 第30頁