TW544443B - Method for reducing reactive ion etching (RIE) lag in deep trench etching process - Google Patents
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544443 五、發明說明(1) ' —] 【發明領域】 本發明為一種解決反應離子蝕刻延遲之方法,特別是 一種針對矽深蝕刻之反應離子蝕刻延遲之解決方法。 【發明背景】 矽餘刻技術是半導體蝕刻製程中的一種,其中的石夕深 (deep ΐ renches )银刻更為微機電領域之一重要技術。— 般若使用反應性離子#刻進行石夕深#刻時,常會發生餘^ 延遲的現象,這也是蝕刻製程中常遭遇的問題。由於延遲 會影響到蝕刻之均勻性,並降低蝕刻之尺寸準確度,因此 常形成半導體或微機電製程之瓶頸。請參閱「第1 A圖」, 此圖係使用一般独刻技術之石夕深餘刻延遲現象,由圖可 知,若敍刻溝槽愈細,則钱刻速度愈慢;而「第1 B圖」戶斤 示係為一般蝕刻時,溝槽大小與餘刻速率之比例。 關於石夕深触刻技術的重大突破是從L a e r m e r及 Sch i 1 p ( B osch公司)提出石夕非均向性姓刻專利(美國專利第 5,5 01,8 9 3號)開始,此專利是利用蝕刻過程不斷切換 (switch i ng)姓刻氣體和保護氣體的供給’達到高非均向 性、高選擇比、高深寬比、南姓刻速率及南钱刻深度的效 果,對種支機電(Micro Electro Mechanical System, ME MS)的應用可說是非常廣泛’不過Bosch技術到此並未解 決反應離子蝕刻延遲的問題。其後’ STS(Surf ace Techno 1 〇 gy Systems )公司以Bosch專利之基本原理為基 礎,進一步研究出先進矽餘刻(Advanced Silicon Etch, ASE)技術。
544443 五、發明說明(2) 對於矽深蝕亥,J之研究,雖有不同學者探討其成因,並 發現延遲形成原因和幾何形狀與製程條件有密切的關係, 但還是缺乏有效解決之方法。其中,延遲受六氤化硫 (S F 6)蚀刻氣體傳輸速度的影響最大,而一般所提出之解 決方式是利用低製程氣體壓力,或高SF疯量來改善矽深 蝕刻反應性離子名虫刻延遲現象,但此法僅能些許控制延 遲,並無法完全解決此一問題,面對這種情形,實在非常 需要一種有效的方法來解決此一問題。 【發明之目的及概述】 有鑑於此,本發明乃為解決上述問題而提出一種矽深 蝕刻反應離子蝕刻延遲的解決方法,目的在於消除反應性 離子蝕刻之延遲現象,並提高製程的均勻性。本發明係採 用光微影技術在石夕基板表面上形成數個等面積溝狀開孔, 並透過增加反應性離子蝕刻製程之氣體壓力,以超過一般 製程之氣體壓力來達到上述目的。 本發明包含下列步驟: 提供具有一平面之一石夕基板;在此平面上形成一具有 複數個等面積開?L之圖案;於蝕刻腔體内通入一蝕刻氣體 與一保護氣體以進行反應性離子蝕刻(此蝕刻氣體可為 SF6(或四氟化碳(CF4)、三氟化氮(NF3))+氧(02)(或氬 (Ai〇);保護氣體可為.八氟化四碳(C4F8)(或C4F8+Ar));再 於該複數個等面積開孔進行反應性離子蝕刻以形成複數個 蝕刻槽。 在本發明之較佳實施例中,係利用在矽基板表面形成
第5頁 544443 五、發明說明(3) 具有複數個等面積溝狀開孔的圖案,此複數個溝狀開孔各 具有不同的形狀、長度與寬度,但每一個溝狀開孔之總面 積皆相等,而溝狀開孔的寬度範圍設定為1微米(// m)至 1 0 〇// m之間,長度範圍訂為1 # m至1 〇 〇 〇// m之間,總氣體 流量為60每分鐘標準立方公分(standard cubic centimeter per minute, seem)至 200sccm,ϋ 刻腔體之 氣體壓力為1 5亳托耳(m τ o r r )以上。 有關本發明之詳細内容及概念,茲就配合圖式說明如 後。 【發明之詳細說明】 本發明係採 I CP )進行;5夕深蝕 體壓力來探討石夕 方擴散速度愈慢 刻槽愈窄此效應 現象,而影響到 直由1 9 9 0年左右 刻製成的因素, !,增加或減少 離子ϋ刻延遲, 低製程氣體壓力 知技術增加總製 化矽材料而非矽 刻之延遲,所以 用STS公司所發展之設備(STS Multiplex 刻的研究,本發明先採用幾何與製程之氣 的蝕刻,發現反應氣體在蝕刻槽愈深的地 反應元成的產物要擴散出去也愈久。名虫 愈明顯,所以在蝕刻過程中會產生延遲的 麵刻的均勻性。有關延遲的相關探討,一 才開始,其中有些氧化矽研究探討影響蝕 重子改善手^又钟有很大不同,利用不同氣 氣體壓力皆有;而針對矽深蝕刻之反應性 有些學者提出的方式是採用較高流量或較 (小於lOmTorr)來進行部分改善(注意:習 ,氣體壓力改善反應離子钱刻延遲是對氧 1料)。不過,這都未能進一步解決硬钕 此種問題依然存在。本發明經多次實驗並
544443 五、發明說明(4) 推導證實後,提出一種利用幾何形狀及製程條件來消除矽 深I虫刻延遲的解決方法。 本發明以一較佳實施例說明本發明所提出方法之可行 性。為了更深入研究幾何形狀對反應性離子#刻延遲現象 的影響,本發明設計各種不同幾何形狀尺寸圖案,包含等 寬度、等長度、等面積的矩形或圓形(如「第2圖」所示之 等面積圖案光罩)。在製程條件的控制上,本發明將蝕刻 設備(STS Mult ip lex ICP)定頻為 13. 56百萬赫(MHz),電 功率(power)為大於40 0瓦(W),射頻偏壓(rf bias)為 5W〜20W之間,蝕刻氣體為SF6(或CF4、NF3) + 02(或Ar),保護 氣體為C J 8(或C 4F 8+A r ),在這些條件下,控制不同製程氣 體壓力(自動氣壓控制(Automatic Pressure Control, 八?〇 = 30%〜75%),以進行個別分析及比較。 首先,本發明在一平面之矽基板上形成多個等面積開 孔,用以進行反應性離子蝕刻,這些等面積開孔寬度及長 度各自不同,但每一個溝狀開孔之總面積皆相等。其中, 溝狀開孔的寬度範圍設定為1A m至1 0 〇 // m之間,長度範圍 訂為1/z m至1 0 0 0以m之間,總氣體流量為6〇每分鐘標準立 方公分(standard cubic centimeter per minute, seem) 至2 0 0 s c cm,蝕刻腔體之氣體壓力為i 5mTorr以上。 請參閱「第3A圖」,此圖為本發明於SF氨體流量 1 20sccm,C4F氣體流量85sccm,蝕刻時間3 0分鐘,及APC 值50%的條件下,不同實驗結果之顯影,為寬度等於2、 3、4、5及6// m ’長度為20毫米(_)時之溝槽蝕刻截面
544443 五、發明說明(5) 圖;「第3B圖」為寬度等於7、8及9// m,長度為20mm時之 溝槽蝕刻截面圖;「第3 C圖」則為多個開孔為等長(2 0 mm ) 不等寬(2〜10 〇// m )溝槽蝕刻後之深度比例圖,顯示蝕刻深 度與溝槽寬度的關係。由「第3A圖」〜「第3C圖」可知, 反應性離子蝕刻延遲現象發生在蝕刻過程,且線寬愈細, 延遲愈明顯。 請參閱「第4 A圖」,此圖同樣為本發明實驗結果之顯 影,為等寬(25// m)不等長(1 00〜5 0 0// m)溝槽蝕刻截面 圖;「第4B圖」所示為等寬(5及10// m)不等長(100〜5 0 0// m)溝槽独刻深度圖;「第4C圖」則為多個開孔為等寬不等 長之溝槽蝕刻結果,不同長寬比的等寬溝槽可得相同深 度。由「第4A圖」〜「第4C圖」可清楚得知,寬度為影響 反應性離子蝕刻延遲之主要因素。 「第5圖」所示為等寬(5// m)不等長(半徑2-半徑 1 =35-3 0,25-2 0, 15-10// m)之環型溝槽蝕刻深度圖,不 同之蝕刻面積會得到不同之蝕刻深度,面積愈大深度也愈 大,由此圖可知,面積為影響反應性離子蝕刻延遲之次要 因素。「第6A圖」與「第6B圖」為等寬(100/z m)不同長寬 比(0. 5〜1 0 )之溝槽蝕刻截面圖;「第6 C圖」則為多個開孔 為等寬不同長寬比之溝槽蝕刻深度比例圖。 比對「第3 A圖」〜「第6 C圖」可知,若保持其餘條件 不變,可發現寬度為一極重要之影響因素,長度反而不是 主要因素(由測出之深度發現僅有些許影響),但長度確與 面積有關,因為長度仍可繞成一圓形,若幾何形狀為圓
544443 五、發明說明⑹ 形’則可發現愈外圍蝕刻深度愈深,即代表面積會有影 響’面積愈小則餘刻速率愈慢。不過,面積因素又會隨形 狀而改變,若一矩形之長寬比在4以上,則蝕刻深度幾乎 都一樣,沒有什麼影響(如「第6 C圖」所示)。基於以上幾 何形狀對蝕刻延遲之影響結果,本發明利用固定幾何形狀 影響的次要因素,再由製程壓力條件來改善幾何寬度對蝕 刻延遲之影響。 請參閱「第7 A圖」及「第7B圖」,此兩圖分別表示等 面積(10 Ox 100// m 2)矩形溝漕在不同氣體壓力之姓刻深 度,「第7 A圖」為A P C值3 0 % (蝕刻步驟氣體壓力2 0 m T 〇 r r / 鈍化步驟氣體壓力13mTorr)之低氣體壓力製程,最左邊10 // m寬(X 1 〇〇〇# m長)溝漕有明顯的蝕刻延遲存在,「第7B 圖」為八卩(:值70%(蝕刻步驟氣體壓力4〇1111[〇1^/純化步驟氣 體壓力23mT〇rr)之高氣體壓力製程,最左邊1〇// m寬溝漕 與最右邊10 〇// m見溝漕等高,觀察此圖可知各線寬之蝕刻 深度相同,無延遲存在。顯示本發明提出之等面積圖案設 計與較大製程氣體壓力可完全消除蝕刻延遲之象,血習 知使用較低製程氣體壓力改善蝕刻延遲現 /、 一般使用較低製程氣體壓力改盖 :同。 主要因素是由於蝕刻氣體比保護氣體:虱肢蝕刻延遲之 也就是蝕刻氣體受擴散機制影響比^1产刻延遲影響大, 明正妤相反,C 蘇護氣體受擴散〜氣體大;而在本發 大,在增加製程氣體壓力時,C 4Ϊ? ^ =影響比SF斜刻氣體 寬圖案形成保護膜較弱,以致4,體在純化步驟對小線 F疯體在钱刻步,驟氣體可
544443 五、發明言兒明(7) 加速小矣^寬圖案敍刻速率,進而改善钱刻延遲之問題。當 製程氣體壓力過大時,小線寬圖加速蝕刻速率太大就會產 生反延遲(reverse RIE lag)現象,如「第8圖」所示,為 APC值7 5%(蝕刻步驟氣體壓力54mTorr/鈍化步驟氣體壓力 3 2mT〇 r r )之高氣體壓力製程,小線寬蝕刻速率比大線寬 快。 透過上述對本發明之技術方案的分析,可得到如下之 重要結果: 丨 1.反應氣體對反應性離子蝕刻延遲的影響:C4F保護 氣體比SF #虫刻氣體大(因為較高氣體壓力改善延遲 現^象); 2 .光罩圖案影響會反應性離子蝕刻之延遲,面積愈大 儀刻速率愈快,其中寬度為主要因素,面積與長寬 t匕為次要因素; 3 ·可利用等面積圖案設計與較大製程氣體壓力來消除 及改善反應性離子蝕刻之延遲現象; 4 ·可提高製程均勻性及尺寸準確度,以應用在各種半 導體或微機電蝕刻製程。 因此,本發明之矽深蝕刻之反應性離子蝕刻 (R I E )方 法,即禾J用等面積圖案設計與較大製程氣體壓力來消除此 反應性離子蝕刻延遲現象,並依照一定之步驟違到蝕刻製 程的控制,其具體步驟如下所述:首先,提供一平面之矽 基板,再使用光微影技術於此矽基板之表面形成數個等面 積溝狀開孔,接著將此矽基板置入一蝕刻腔體内,並於此
第10頁 544443 五、發明言兒明(8) 蝕刻腔避中通入蝕刻氣體與保護氣體(此蝕刻氣體可為 5?6(或四氟化碳(〇?4)、三氟化氮(評3))+氧(02)(或氬 (Ar));保護氣體可為八氟化四碳(C4F8)(或C4F8+Ar)),通 入氣體後則開始於於本發明所提出之製程條件下將這些等 面積開孑L進行反應性離子蝕刻,並透過增加反應性離子蝕 刻製程之氣體壓力,以形成深度相等之蝕刻槽。 事實上,本發明可單獨藉由等面積圖案設計來改善矽 深蝕刻之延遲現象,但若配合較大製程氣體壓力則可得到 更佳之效果,或完全消除矽深蝕刻之延遲,提高製程之均 勻性及尺寸準確度。 雖然本發明以前述之較佳實施例揭露如上,然其並非 用以限定本發明,任何熟習此技藝者,在不脫離本發明之 精神和範圍内,當可作些許之更動與潤飾,因此本發明之 保護範圍當視後附之申請專利範圍所界定者為準。
第11頁 544443 圖式簡單彭己明 第 1 A圖為一般矽溝槽蝕刻深度圖; 第 1 B圖為一般溝槽蝕刻之溝槽大小與蝕刻速率比例 圖; 第2圖為等面積圖案光罩示意圖; 第 3 A圖為等長(20ππη)不等寬(2、3、4、5及6// m)之溝 槽蝕刻深度圖; 第3B圖為等長(20mm)不等寬(7、8及9// m)之溝槽蝕刻 深度圖; 第3 C圖為等長不等寬之溝槽蝕刻比例圖; 第4A圖為等寬(25/z m)不等長(100〜5 0 0/z m)之溝槽蝕 刻深度圖; 第為等寬(5及10// m)不等長(100〜5 0 0// m)之溝槽 蝕刻深度圖; 第4 C圖為等寬不等長之溝槽蝕刻比例圖; 第5圖為等寬不等面積之環型溝槽蝕刻深度圖; 第6 A圖為等寬(100// m)不同長寬比(0· 5〜10)之溝槽蝕 刻深度圖一; 第6 B圖為等寬(1 〇 〇// m )不同長寬比(0 · 5〜1 0 )之溝槽蝕 刻深度圖二; 第6 C圖為等寬不同長寬比之溝槽蝕刻比例圖; 第7 A圖為A P C為3 0 %之蝕刻延遲現象; 第7 B圖為AP C為7 0 %之無蝕刻延遲現象;及 第8圖為APC為7 5 %反延遲現象蝕刻圖案。
第12頁
Claims (1)
- 544443❺專利範圍 1 ·種碎深蝕刻反應離子蝕列 延遲的解決方法,包含下^ ^ actlve Ion Etch,RiE) y ^ 匕3下列步驟: 提供具有一平面之—矽基板; ϊΐ!:形ΐ —具有複數個等面積開孔之圖宰;及 複數個固寺面積開孔進行反應性離子峰形成 應之複數個心_ 2 Ι ΐΐ 等面積開孔係具有相對 钱數個見度以及複數個長度。 3·如申請專利範圍第2項 ^ 遲的解決方法,其中該複數之個夕二 1〇〇〆m。 、又係為1微米(# m)至 4·如申請專利範圍第2項所述 遲的解丰古i ^ ^ 心y,衣蝕刻反應離子蝕刻延 2。解决方去,其中該複數個長度係為^歧1〇〇〇 5 ·如申請專利範圍第1項所述 遲的解+ tΐ ^ 刻反應離子蝕刻延 ί !Γ:Γ去,,中進行反應性離子钱刻時,更包含通 入一姓刻氣體的步驟。 叉匕a ι 6 ·如申請專利範圍第5項所述之矽 遲的解、'表古i 钱刻反應離子钱刻延 四氣Γ其中細氣體係可由六氣化硫 c 6)四氣化碳(CF4)、三氟化氮(NF )、 (Ar)的組合中任意擇一。 見(評3)虱(〇2)及風 7 ·如申請專利範圖# 遲的解決方法,並中、^石木蝕刻反應離子蝕刻延 其中進灯反應性離子蝕刻時,更包含通第13頁 544443 六、申請專利範圍 -- 入一韻刻氣體與.一保護氣體的步驟。 8 ·如申請專利範圍第7項所述之矽深蝕刻反應離子鍅刻延 遲的解決方法,其中該蝕刻氣體係可由六氟化硫 (SF6)、四氟化碳(Cf4)、三氟化氮(評3)、氧(〇2)及氬 (Ar)的組合中任意擇一。 9 ·如申請專利範圍第7項所述之矽深蝕刻反應離子蝕刻延 遲的解決方法’其中該保護氣體係可由八氟化四碳 (C^F 8)及氬(Ar)的組合中任意擇一。 1 0 ·如申請專利範圍第5或7項所述之矽深蝕刻反應離子蝕 刻延遲的解決方法,其中通入之總氣體流量係為6 0每 刀益里才示準立方公分(standard cubic centimeter per minute, seem)至 2 0 0 sccm。 1 1 ·如申請專利範圍第5或7項所述之矽深蝕刻反應離子蝕 刻延遲的解決方法,其中通入之總氣體壓力係為丨5毫 托耳(mT〇rr)以上〇 12·種石夕珠姓刻反應離子蝕刻(Reactive i〇n Etch,RIE) 延遲的解決方法,包含下列步驟: 提供岔封之一反應性離子蝕刻腔體; 提供具有一平面之一矽基板; 於該平面形成一具有複數個等面積開孔之圖案; 將孩矽基板置入該反應性離子敍刻腔體;及 , 於該反應性離子蝕刻腔體通入一蝕刻氣體與一保 瘦氣體進行反應性離子钱刻。544443 六、申請專利範圍 延遲的解決方法,其中該複數個等面積開孔係具有 相對應之複數個寬度以及複數個長度。 1 4 ·如令請專利範圍第1 3項所述之矽深蝕刻反應離子蝕刻 延遲的解決方法,其中該複數個寬度係為1// m至1 〇 〇 // m之間。 1 5 ·如申請專利範圍第1 3項所述之矽深蝕刻反應離子蝕刻 延遲的解決方法,其中該複數個長度係為1// m至1 〇 〇 〇 β πΚ 間。 1 6.如申請專利範圍第1 2項所述之矽深蝕刻反應離子蝕刻 延遲的解決方法,其中該蝕刻氣體係可由六氟化硫 (SF 6)、四氟化碳(CI?4)、三氟化氮(NF3)、氧(02)及氬 (A r )的組合中任意擇一。 1 7·如申請專利範圍第1 2項所述之矽深蝕刻反應離子蝕刻 延遲的解^方法,其中該保護氣體係可由八氟化四碳 (C 4F 8)及氬(A r )的組合中任意擇一。 18·如申請專利範圍第12項所述之矽深蝕刻反應離子蝕刻 延遲的解決方法,其中通入之總氣體流量係為6 〇每分 鐘標準立方公分(standard cubic centimeter per minute,seem)至 200sccm。 1 9.如申請專利範圍第丨2項所述之矽深蝕刻反應離子蝕刻 延遲的解決方法,其中通入之總氣體壓力係為15mT〇u 以上 〇第15頁
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US11488970B2 (en) | 2020-07-09 | 2022-11-01 | Silicon Storage Technology, Inc. | Method of forming split gate memory cells with thinner tunnel oxide |
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US11488970B2 (en) | 2020-07-09 | 2022-11-01 | Silicon Storage Technology, Inc. | Method of forming split gate memory cells with thinner tunnel oxide |
TWI828991B (zh) * | 2020-07-09 | 2024-01-11 | 美商超捷公司 | 形成具有更薄隧道氧化物之分離閘記憶體單元的方法 |
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