TW543168B - Semiconductor package with lead frame as chip carrier - Google Patents

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TW543168B
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Nelson Shi
Ya-Yi Lai
Han-Ping Pu
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Siliconware Precision Industries Co Ltd
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五、發明說明（Ο [發明領域] 本發明係有關一種半導 為晶片承載件之半導體封裝件。、衣件，尤指一種以導線架 [背景技術說明] 一般以導線架為晶片承載件 、 置有晶片座（Die Pad)以供承載曰 導體封裝件’通常設 執曰曰片之用。美國專利第 4,791，472號案/揭露是種封裝件結構，如第5圖所示該 ，導體封瓜件係包括.一導線帛1〇，—晶片座
多數圍繞該晶片座1〇〇之導腳101;—晶片n，接置於該晶 片座1 00上；多數鲜線1 2，用以電性連接該晶片i i至該 線架10之導腳101;以及一封裝膠體13，與該導線架u以 包覆該晶片1 1、銲線1 2等。 惟上述封裝件結構之主要缺點在於，晶片座與封裝膠 體之接觸面積大，由於金屬製之晶片座與封裝膠體（樹脂 化合物）之熱膨脹係數（C〇efficient TheiMiml
Expansion)不同，易於後續製程或測試之溫度變化下產生 熱應力（Thermal Stress)，而導致晶片座與封裝膠體間之 脫層（Del ami nati〇n)，致使製成品之信賴性與品質嚴^受 損0
有鑑於此，美國專利第5, 52丨，428號案揭露一種採用 小面積晶片座之半導體封裝件。如第6八及6B圖所示，該半 ί 件之特徵，在於大幅縮小用以承栽晶片21之導線 =Μ日日片座20 0的面積，以使該晶片座2 0 0之 支 月u之周邊部份，俾得有效減少晶片座與封裝膠體之接觸
543168 五、發明說明（2) 面積，以改善熱應力造成之脫層等問題。 然而，此種結構之晶片座的平面度不易維持，遂而影 響載接於其上之晶片的水平性，進而降低銲線作業品質。 同時，於小面積之晶片座上塗佈銀膠（S i 1 v e r P a s t e )以黏 接晶片時，銀膠之用量不易控制；若塗覆過多銀膠，則會 造成溢膠之狀況；若銀膠敷設量不足’則會於晶片座與晶 片間形成氣洞（V 〇 i d)，而在後續製程中之高溫環境下， 極易造成氣爆（Popcorn )現象，有損製成品之品質及良 率〇 於 另外，美國專利第4，8 6 2，2 4 5號案提出 # ▽ 之半導體封裝件。如第7圖所示之半導體 — 作用表面3 0 0中心區域佈执+ 於 邊區域上敷設一膠黏層3°^，有銲墊301之晶片30，係於其周 3 2 0與該膠黏層3 1接合，’以使導線架3 2之導腳（内導腳' 承載於導線架32上；同時^，令曰晶片3〇得藉導腳32〇之支持而/ 銲墊3 0 1與導腳3 2 〇，轉銲接多數銲線3 3於該晶片3 〇之 3 2。惟此結構較適用於中=使晶片3 0電性連接至導線架 態隨機存取記憶體（DrAm，'區域佈設有銲墊之晶片，如動 Memory)晶片’而對〜報於 ic Rand〇m Access 不適用。' 邊區域佈設有銲墊之晶片並 因此，如何有欵解$ 裝件，無需使用晶片座且j塊缺失而發展出一種半導體封 片’實為必要探封之課題^用於周邊區域佈設有銲墊之晶 [發明概述] ° _ 543168 五、發明說明（3) — ^本發明之一目的在於提供一種以導線架為晶片承 之半導體封裝件，無需使用晶片座，而以導線架之支浐 (接地導腳或偽導腳）與晶片結合，以使晶片藉支撐件^ 持而承載於導線架上，故可大幅減少導線架與封裝膠 接觸面積’·俾得避免因熱應力（Thermal Stress)造成之 層（Dela^nination)現象，以確保製成品之信賴性。 ^ f明之另一目的在於提供一種以導線架為晶片 ，之半導體封裝件，該導線架無需設置晶 ^载 片，故可簡化製程並降低生產成本。 氣載曰曰 杜夕ίίΐ之又一目的在於提供一種以導線架為晶片承. 件之+ V體封叢件，採用無晶片座:【载 架腳與晶片間之距離，以降低銲 Υ调整導線 困難度’並可減少銲線（金線 =$曰U鲜線作業之 成本。 f線（金線）材枓的用量，利於降低生產 為達成上揭及其他目的，本.明揭雨 晶片承載件之半導體封裝件，係η以導線架為 有多數弟一銲墊及多數第二銲墊；多數銲：件其上形成 第-録墊…導線架，具有多數植設於該 腳，使各该功能性導 夕數功能性導 離，而各該支撐件；：==片”持1當距 上的端部，使該支浐件 ，心於该第一銲墊之位置 片得藉該支樓件2:=與該銲接件鲜連，而令該： 鲜接於該晶片之第二銲墊與該功能性導：ί，：數銲線’ 晶片電性連接至該導線架 之以使該 封衣膠體，與導線架
16600.ptd 543168 1五、發明說明（4) 結合以包覆該晶片。 架無需件結構得提供諸多優點。f先，導線 (偽導腳或接地導腳接：：設置支標件 塊或銲錫凸塊）銲遠士植;又於日日片之知接件（銲球、金銲 而承載於該導i架上门式，使該晶Λ藉該支撐件之支持 體之接觸面積、，並有1 :此’可大幅減少導線架與封裝膠 脹係數(coef f lcle=導t力广卿體材質^ 製成品之信：：膠…脫[以確保 、 …、而汉置日日片座亦可簡化製程、降低 tM卷，植設銲接件於晶片上係採用現有技術、 ί0 ί加製程作業上之複雜性及成本。此外，針 、 ' 、之日日片，採用無晶片座之導線架，可古周整導線 架導：與晶片間之距離，使導腳朝晶片方向延； t置w处以供銲線銲連，因此，無f增加銲線長度而造成鐸 1 Γ e b 0 n d i n g )作業之困難，同時，可減少銲線（金線） 材料之使用亦利於降低生產成本。 於另一實施例之封裝件結構中，銲接件係植設於晶片 之絕緣保護層（Passivation Layer)上，因此，晶片上無 需形成以供銲接件植設之銲墊（如上述之第一銲塾）。再 者’銲接件設置於絕緣保護層上而不影響與銲線連接之銲 墊的分布，故銲接件及與之銲連之導線架支撐件得更有彈 性地佈設於不影響銲線、銲墊電性連接之區域，而達成導 線架承載晶片之功效。
16600.ptd 第10頁 543168 五、發明說明（5) ' ^ [發明之洋細說明] 、、、以下即配合所附之第1至4圖詳細說明本發明所揭露 為晶片承載件之半導體封裝件’惟該等各圖俱 間化之圖不，僅以示意方式顯示與本發明有關之結構單 凡，且此些結構單元並非以實際數量或尺寸比例每 際之半導體封裝件之結構佈局應更加複雜。 貝 弟一實施例 第1 A 1 B及2 A - 2 B圖係顯示本發明之半導體封裝件之 一實施例。如圖所示，該半導體封裝件係包括：一晶 40;多數銲接件41，植設於該晶片4〇上；一導線架42，具 有夕數支擇件4 2 0及多數功能性導腳4 2 1，以使該支撐件 410與該銲接件41銲連；多數銲線43，用以電性連接該晶 片40至該功能性導腳421;以及一封裝膠體44,與該導線 架4 2結合以包覆該晶片4 〇。 一晶片40，於其作用表面40 0上之周邊區域形成有多 數第一銲墊401及多數第二銲墊402，其中，該第一銲墊 4 0 1係較佳佈設於該作用表面4 〇 〇上靠近角落之位置處。由 於銲墊形成技術係屬習知，故於此不予贅述。 多數銲接件4 1，如銲球（S ο 1 d e r B a 1 1 )、金凸塊（G ο 1 d B u m p )或銲錫凸塊（s 〇 1 d e r B u m p )，係以植球、印刷或電鑛 等習知方式而植設於該晶片4 0之第一銲墊4 〇 1上。 一導線架4 2，作為晶片承載件，具有多數支撐件4 2 〇 及多數功能性導腳421。各該功能性導腳421之端部42 3與 該晶片40間保持一適當距離，而各該支撐件42〇具有一延
I6600.ptd 第11頁 543168 五、發明說明（6) --~ 伸至對應於該第一銲墊4 〇丨之位置上的端部4 2 2，並於該端 部422鍍上金、錫或金/錫合金等金屬材料424，以使支撐 件4 2 0之端部4 2 2得藉熱壓等方式而與植設於第一銲墊4〇1 上之銲接件4 1銲連。 該導線架42之支撐件42 0可為不具電性功能之偽導腳 (Dummy Lead)或接地導腳（Ground Lead)。如第u圖所 示，該支撐件420係由導線架42之角落部位延伸至該曰 W之第一銲墊401以與銲接件41銲連。或者，如第1Β=所 不，該支撐件420係一組單邊排列導腳之最外側導腳，而 使功能性導腳421佈設於二支撐件42〇之間，俾令该 420對應並延伸至設置於晶片4〇角落處之第—銲墊4〇1:盥 :接件41銲連。因此，該晶片4〇之各個角落皆得與對應： ^撐件42 0接合，而令該晶片4〇得藉該支撐件42〇之支持而 承載於該導線架42上。須知，支撐件42〇與第一銲墊4〇ι之 7成位置、尺寸、數目皆不以圖示者為限，其他任何得達 成上述功效以使導線架42穩固承載晶片4〇之支撐件機制， 亦為本發明範疇所涵蓋。 多數銲線4 3，如金線，係銲接於該晶片4 〇之第二銲墊 =2與該導線架42之功能性導腳421上，藉之以使該晶片4〇 電性連接至該導線架4 2。 • 一 1裝膠體44，係由樹脂化合物如環氧樹脂（Ep〇xy s 1 η )等製成；如第2 A及2 B圖所示，該封裝膠體4 4與導線 架42結合以包覆該晶片40、銲接件41、銲線43等内部元 件，以使该内部元件與外界氣密隔離而免受外界衝擊或污
16600.ptd 第12頁 543168 五、發明說明（Ό 染之虞。 上述半導體封裝件結構得提供諸多優點。首先，導線 架無需形成有晶片座以供承載晶片之用，而以設置支樓件 (偽導腳或接地導腳）與植設於晶片之銲接件（銲球、金凸 塊或銲錫凸塊）銲連之方式，使該晶片藉該支撐件之支持 而承載於該導線架上，因此，可大幅減少導線架與封裝膠 體之接觸面積’並有效降低因導線架與封裝膠體材質熱膨 脹係數（Coefficient of Thermal Expansi〇n)差異而產生 之熱應力（Thermal Stress)，俾得避免導線架與封裝膠體 間之脫層（Delamination)，以確保製成品之信賴性，且無 需設置晶片座亦可簡化製程、降低生產成本。再者，植設 銲接件於晶片上係採用現有技術、設備，故不會增加製程 作業上之複雜性及成本。此外’針對尺寸漸小之晶片，採 用無晶片座之導線架，可調整導線架導腳與晶片間之距 離，使導腳朝晶片方向延伸至一適當位置處以供銲線銲 連，因此，無需增加銲線長度而造成銲線（Wire_bonding) 作業之困難，同時，可減少銲線（金線）材料之使用亦利於 降低生產成本。 弟一實施例 第3及4A至4C圖係顯示本發明之半導體封裝件之第二 實，例。此第二實施例之封裝件結構與上述第1實施例一所 揭露者相似，故相同元件以相同標號示之。 本實 緣保護層 施例之特徵在於’多數銲接件係植設於晶片之絕 (Passivation Layer)上而非銲墊（如第一實施例
16600.ptd 第13頁 543168 五、發明說明（8) 所示）上，其製法如下參照第4A至4C圖說明之。 首先，如第4A圖所示，製備一晶片40，於其作用表面 4 0 0上之形成多數銲墊4 0 3並敷設一絕緣保護層4 〇 4，並使 該銲墊4 0 3外露出該絕緣保護層4 0 4。 接著，如第4 B圖所示，於該絕緣保護層4 〇 4及外露之 銲墊4 0 3敷設一金屬層4 〇 5 ;例如，以習知物理氣相沉積 (Physical Vapor Deposit ion)或化學氣相沉積（chemical Vapor Deposit ion)方式形成一金屬沉積層4〇 5於該晶片4〇 之作用表面4 0 0上。 然後，如第4C圖所示，利用光罩（Mask，未圖示）並進 行習知曝光（Exposing)、顯影（Devel〇ping)、印刷 (Printing)或電鍍（Piat ing)等程序，以於該金屬層4〇5對 應絕緣保護層404之部位上形成多數銲接件41 鮮錫凸塊…個銲接件，僅供說明之用）；二凸？除 该金屬層4 0 5未被銲接件4 1遮蔽以外之部份。如此完成銲 接件4 1植設之晶片4 0遂可用於後續封裝件製程中。 如第3圖所示，一具有多數支撐件42〇及功能性導腳 4 2 1之導線架4 2，以其支撐件4 2 〇延伸至銲接件4丨之端部 42 2與該銲接件41銲連，而令該晶片4〇得藉該支撐件42〇之 支持而承載於該導線架42上。再者，形成多數銲線43以銲 接於該晶片40之銲墊40 3與導線架42之功能性導腳421上， 藉之以使該晶片40電性連接至該導線架42。最後，以樹脂 化合物（未圖示）將上述元件包覆而完成本發明之半導體封 543168 五、發明說明（9) 再者’由於銲接件4 1係植設於晶片4 0之絕緣保護層 4 0 4上而不影響銲墊4 〇 3之佈設，例如，銲接件4丨形成於未 a又置有銲墊4 0 3之晶片4 0二相對側邊上，故支標件4 2 〇與產曰 接件41之銲連不會影響銲線43與功能性導腳421之電性連干 接。須知，支撐件42 0與銲接件41之形成位置、尺寸、 目皆不以圖示者為限，其他任何得達成上述功 ，固承載晶片4〇之支撐件機制'亦為本發明範= 得提供優5:下：細：可？成之功效外’ *實施例結構復 上，因此，晶片上：·彤：接件形成於晶片之絕緣保護層 -實施例之;= 者以^ 分布之絕緣保護層…“早接：接/設置於不影響銲塾 :得更有彈性地佈設於不影響銲i:、；二;：f架支樓 域，而達成導線架承載晶片之功效。电性連接之區 惟以上所述去，僅孫 已，並非用以限定本發明發明之具體實施例而 藝者在未脫離本發明所指示：：,圍，•凡熟習該項技 等效改變或修飾，仍應皆由彳^神^原理下所完成之一切 由後述之專利範圍所涵蓋。
16600.ptd 第15頁 543168 圖式簡單說明 [圖式簡單說明] 為讓本發明之上述及其他目的、特徵以及優點能更明 顯易懂，將與較佳實施例，並配合所附圖示，詳細說明本 發明之實施例，所附圖示之内容簡述如下： 第1 A及1 B圖係本發明半導體封裝件之第一實施例之上 視圖； 第2A及2B圖係第1A及1B圖之半導體封裝件沿2A-2A及 2B-2B線切開之剖視圖； 第3圖係本發明半導體封裝件之第二實施例之上視 圖； 第4A至4C圖係第3圖之半導體封裝件之銲接件製程剖 視圖， 第5圖係習知以晶片座承載晶片之半導體封裝件之剖 視圖， 第6A圖係習知另一以晶片座承載晶片之半導體封裝件 之剖視圖；第6B圖係顯示第6A圖之晶片座之上視圖；以及 第7圖係習知以無晶片座導線架承載晶片之半導體封 裝件之剖視圖。 [元件符號說明] 10 導線架 100 晶 片座 101 導腳 11 晶 片 12 銲線 13 封 裝膠體 20 導線架 200 晶 片座 21 晶片 30 晶 片
16600.ptd 第16頁 543168
圖式簡單說明 300 作用表面 301 銲墊 31 膠黏層 32 導線架 320 導腳 33 銲線 40 晶片 400 作用表面 401 第一銲墊 402 第二銲墊 403 鲜塾 404 絕緣保護層 405 金屬層 41 銲接件 42 導線架 420 支撐件 421 功能性導腳 422 端部 423 端部 424 金屬材料 43 銲線 44 封裝膠體 16600.ptd 第17頁

Claims (1)

  1. )43168 “、申請專利範圍 1 · - VJL : 導線架為晶片承載件之半導體封裝件， —晶片’其上形成有多數第一銲墊及多數 墊 多 使各該 ，而各 置上的 令该晶 多 能性導 以及 2.如申請 件之端 之 金 3 ·如申請 件係偽 4.如申請 件係接 5 ·如申請 件係選 一者。 數銲接件，植設於該第一銲墊上； 導線架’具有多數支撐件及多數功能性 功能性導腳之端部與該晶片間保持一適 該支撐件具有一延伸至對應於該第一鲜 端部，使該支撐件之端部與該銲接件銲 片得藉該支撐件之支持而承載於該導線 數導電元件，銲接於該晶片之第二銲墊 腳上，藉之以使該晶片電性連接至該導 封裝膠體，與該導線架結合以包覆該晶 專利範圍第1項之半導體封裝件，其\θθ 部係鍍有選自金、錫及金/錫合金所组 屬材料。 "^ 專利範圍第1項之半導體封裝件，其中， 導腳（Dummy Lead)。 專利範圍第1項之半導體封裝件，其中， 地導腳（Ground Lead)。 專利範圍第1項之半導體封裝件，其中， 自由銲球、金凸塊及銲錫凸塊所組成之 係包括 第二銲導腳， 當距離 墊之位 連，而 架上； 與該功 線架； 片。 該支撐 ,之組群 該支撐 該支撐 該銲接 &群之
    16600.ptd 第18頁 543168 六、申請專利範圍 6 ·如申請專 件係以植 7 ·如申請專 件係以印 8 ·如申請專 件係以電 9 ·如申請專 件係以熱 I 0 ·如申請專 元件係以 銲墊上。 II ·如申請專 元件係銲 1 2 · —種以導 利範圍第 球方式植 利範圍第 刷方式佈 利範圍第 鍍方式佈 利範圍第 壓方式與 利範圍第 銲線作業 利範圍第 線。 線架為晶 1項之半導體封裝件，其中 ό又至5亥晶片之弟〜銲墊上。 1項之半導體封裝件，其中 設至該晶片之第〜銲塾上。 1項之半導體封裝件，其中 设至该晶片之第一銲塾上。 1項之半導體封裝件，其中 該支撐件之端部銲連。 1項之半導體封裝件，其中 該銲接 该鲜接 該鮮接 该錦接 該導電 銲接至該功能性導腳與晶片之第 1項之半導體封裝件，其中，該導電 片承載件之半導體封裝件，係包括 護声，_片，其上形成有多數銲墊及數設有一絕緣保 曰夕从使該銲墊外露出該絕緣保護層； 多數銲接件，植設於該絕緣保護層上； 夂‘線架，具有多數支撐件及多數功能性導腳， ，二=功能性導腳之端部與該晶片間保持一適當距離 而各違支樓件具有一延伸至該銲接件的端部以與該 、于接件鲜連’而令該晶片得藉該支撐件之支持而承載 於該導線架上； 多數導電元件，銲接於該晶片之銲墊與該功能性
    16600.ptd 第19頁 543168 六、申請專利範圍 導腳上，藉之以使該晶片電性連接至該導線架；以及 一封裝膠體，與該導線架結合以包覆該晶片。 1 3 .如申請專利範圍第1 1項之半導體封裝件，復包括一金 屬層，敷設於該絕緣保護層之預定位置處，以使該銲 接件設置於該金屬層上。 1 4 .如申請專利範圍第1 1項之半導體封裝件，其中，該支 撐件之端部係鍍有選自金、錫及金/錫合金所組成之組 群之一金屬材料。 1 5 .如申請專利範圍第1 1項之半導體封裝件，其中，該支 樓件係偽導腳（Dummy Lead)。 1 6 .如申請專利範圍第1 1項之半導體封裝件，其中，該支 撐件係接地導腳（G r 〇 u n d L e a d )。 1 7 .如申請專利範圍第1 1項之半導體封裝件，其中，該銲 接件係選自由金凸塊及銲錫凸塊所組成之組群之一者 〇 1 8 .如申請專利範圍第1 1項之半導體封裝件，其中，該銲 接件係以熱壓方式與該支撐件之端部銲連。 1 9 .如申請專利範圍第1 1項之半導體封裝件，其中，該導 電元件係以銲線作業銲接至該功能性導腳與晶片之銲 塾上。 2 0 .如申請專利範圍第1 1項之半導體封裝件，其中，該導 電元件係銲線。
    16600.ptd 第20頁
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI447879B (zh) * 2011-11-15 2014-08-01 矽品精密工業股份有限公司 預製導線架與半導體封裝件及預製導線架的製法

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* Cited by examiner, † Cited by third party
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TWI447879B (zh) * 2011-11-15 2014-08-01 矽品精密工業股份有限公司 預製導線架與半導體封裝件及預製導線架的製法

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