TW538508B - Integrated circuit memory having divided-well architecture - Google Patents

Description

538508 五、發明說明（3) 足的不同字線偏壓。 當位元線上一個單元存取進行寫入操作時，稱為非存取 記憶單元中斷的記憶單元「位元線中斷」會沿著已知位元 線進行。尤其是，非揮發性記憶單元應該盡可能有較大的 忍耐度可抵擋位元線中斷，因為資訊通常不會在單元内更 新’因此長時間都不需要維護。最近的測試結果顯示，使 用第二電子程式化的EEPR〇M單元之位元線中斷忍耐度低於 使用傳統通道熱電子注入的EEpR〇M之位元線中斷忍耐度。 現有減；位元線中斷的方法包含：將一個較大的陣列組織 到許多較小隔離的子陣列内，或使用分隔的位元線結構， 但是這兩種方法對於記憶陣列來說，都需要額外相當複雜 數量的解碼加法和區域。 發明總結 本人發明一種由記憶體陣列構成的積體電路，包含：在 許多電子隔離半導體區域内形成的記憶裝置.，該裝置共享 -組共用的位元線。若在-已知半導體區域（通常為桶子) 内形成的記憶單70用於進行寫入操作，則該半導體區域會 偏壓至,已知電Μ，並且在其他時間上偏壓至其他電壓。本 =明技術對於在使=’ S iij第二電子注人 劃的快閃EEPROM記憶單元時特別## 圖式之簡單說明 ° 快閃EEPR0M技藝單元的

圖1顯示半導體區域内先前技藝 具體實施例。

圖2顯示在多個半導體區域内共享位元線的快閃EEpR〇M

538508 五、發明說明（4) 記憶單元陣列。 圖3顯示圖2陣列的載面圖。 詳細說明 下列詳細說明有關於一種由記憶體陣列構成的積體電 路，包含：在至少兩個電子隔離半導體區域内形成的記憶 裝置，該裝置共享一組共用的位元線。電子隔離的區域說 明為「桶子」，在業界内也稱為「井」。請參閱圖2，在p 基材201上形成積體電路2 0 0，並且在形成於基材201上的η 半導體區域2 02内形成記憶體陣列。第一組記憶單元（以單 元2 05說明）形成於第一 ρ半導體區域2〇3内，並且第二組記 憶單元（以單元2〇6說明）形成於第二ρ半導體區域2〇4内， 而這兩個ρ半導體區域都形成於基部η半導體區域2〇2内。 由此可看出ρ半導體區域由基部η半導體區域2〇2的區域217 所分隔’其接觸到形成半導體區域的石夕晶圓頂端表面。記 憶單元透過位元線BL〇(就是行導線2 07)進行讀寫操作的存 取，該導線從第一組内的單元延伸到第二組内的單元，並 通過將半導體區域2 〇3和204分隔的區域217。此外，字線 冗1^0(列導線2〇8)和仏1(列導線20 9 )可存取記憶單元。吾人 可了解到，依照業界内已知的原理，行解碼器（未顯示）啟 動位元線，列解碼器（未顯示）啟動字線。 為了存取已知第一和第二組之一内的記憶單元，字線會 偏壓至Vdd，並且群組所在之ρ半導體區域會未所使用的記 憶單元種類偏壓至適當電壓，在說明的情況内是_3伏特。 這可藉由當選擇半導體區域203時選擇性將偏壓繞送至線

第8頁 538508 五、發明說明（5) 路211 ’或選擇半導體區域2 04時選擇性將偏壓繞送奚線路 213的多工器21〇可達成。導線21ι和213會分別透過高度沈 積的（P + )半導體區域結區域2 12和214與半導體區域接觸。 未選擇的半導體區域會以不同的電位偏壓，在說明的情況 下為接地（即是〇伏特），其會接通以降低非選擇群組内記 憶早的中斷。 在本發明技術的典型具體實施例中，形成每個群·組的P 半導體區域包含64字線。因此，雖然沿著相同的位元線有 5 j 2個快閃EE PROM記憶體裝置，而在程式化期間只有選擇 半導體區域内的64個會由負井偏壓（即是_3伏特）而中斷。 其它位於未選取（即是已接地）半導體區域内的單元會受到 保》蔓避免位元線擴散。依照每位元線所提供的半導赠區域 數里，藉由大小順序可改善程式化中斷忍耐度。更進一 步，與先前技藝内所使用的分隔位元線結構比較起來，半 導體區域解碼所需的額外電路（即是多工器）是最小的。 請參閱圖3，其顯示具體實施圖2記憶體陣列的積體電路 之截面圖，而其類似的元件則標示相同的參考號碼。為了 清晰起見，並未顯示許多重疊於基材表面並阻絕閘極與其 他導電區域的介電層。p基材201其内形細半導體區域 202 ’而半導體區域内則形成由n半導體區域217隔離的口半^ 導體區域203和204。當p半導體區域以^半導體區域有關-的情:朝負極偏壓，則p半導體區域與n半導體區域之間的 p-n父接點會彼此與p半導體區域絕緣。在每個p半導體區 域内形成個別群組的記憶單元。例如：在？半導體區域2〇3 538508 五、發明說明（6) 内形成一說明的EEPR0M浮動閘極單元，該單元包含源極區 域3 0 6、；及極區域3 0 7、浮動閘極3 11和控制閘極3 1 2。例 如··在p半導體區域204内形成一 EEPR0M單元，該單元包含 源極區域3 0 9、>及極區域3 1 0、浮動閘極3 1 4和控制間極 315。由此可看出，源極連接至接地（〇伏特），並且沒極透 過汲極接點連接至相同的行導體2 07。控制閘極會透過閘 極接點連接至分離的列導體208和20 9。此外，p半導體區 域2 03會透過p+半導體區域結2 12連接至半導體區域選擇線 211 ’並且P半導體區域2 〇4會透過p+半導體區域結214連接 至半導體區域選擇線213。 上述 記憶裝 解碼器 列都利 隔位元 需要時 元線中 明的技 元種類 發性記 及其他 而獲致 還是可 關積體

說明已經過個別存取具有形成於不同半導體區域户 置的單陣列證實。不過，擁有本身列解碼器和不 的多重陣列也可在單一積體電路上實施，其每個ρ 用依照本發明技術的多重半導體區域。許多利用《 線和/或分隔字線的技術也可結合現有技術實施，’ 可用於加速記憶單元的存取，或用於 :可其他㈣。更進-步，很明㈣：述力 ::於降：ΐ 一已知位70線’而不管存取的記憶， ’用於降低產生的中斷。表钟s 曰丄

憶單元（包含許多型儲存電荷單元/鐵電其、他光種電非以去 )。的雖記Λ陣列可由此所提供降低的中斷忍时度 二依與極性… 電路設計與操作的其他因數。 <田值以及卉“

538508 五、發明說明（7) 如同上述的說明，其中形 積於半導體區域，該區域^ 記憶單元的半導體區 類的底部半導體區域間之半半導體區域與相反摻 使用介電絕緣物（例如二氧化體連^接彼此相隔離。 或代替連接絕緣物。另外，|中I化⑦等等）可用 械古& 、 、 ^干形成記憶單元的半 狹事實上為沈積區域’而不是底部半導體基材 域。此處說明兩個相鄰的半導體區域，很明顯的 ★跨過兩個半導體區域的共用位元線。在此可看到 婆以及其他情況下可獲得用適當偏壓所獲得減少t 靳的優點。 夕 域會沈 雜劑種 不過， 於增加 導體區 成的區 延伸出 ’在這 元線中

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Claims (1)

1. 538508 案號 89115582 修正 ^：、申請專利範圍 1 . 一種積體電路， 取，以及以行方向配 其特徵在於該記 域内，而該記憶單元 隔離之第二半導體區 第二組之間； 並且其中當形成 操作存取時，會利用 體區域之一進行偏壓 操作存取時，則以有 2 .如申請專利範圍 為EEPR0M單元。 3 .如申請專利範圍 二電子注入的協助儲 4.如申請專利範圍 擇性將該已知電壓來 域之一之多工器。 5 .如申請專利範圍 體區域與該第二半導 體區域内的已知摻雜 6 . —種將資訊儲存 其中該記憶單元以列 配置給位元線存取， 半導體區域内’而該 該電路具有以列方向配置 置給位元線存取之記憶單元， 憶單元的第一組形成於第一半導體區 的第二組形成於與該第一半導體區域 域内，其中位元線位於該第一組與該 於選取區域内群組的單元要進行寫入 已知的電壓對選取的第一和第二半導 ，並且在選取區域内無單元進行寫入 別於該已知電壓的電壓進行偏壓。 第1項之積體電路，其中該記憶單元 第2項之積體電路，其中資訊藉由第 存在該EEPR0M單元内。 第1項之積體電路，進一步包含一選 源連接至選取的第一和第二半導體區 第1項之積體電路，其中該第一半導 體區域為形成於相反摻雜型底部半導 型半導體區域。 於具有記憶單元的積體電路之方法， 方向配置給字線存取，以及以行方向 其中該記憶單元的第一組形成於第一 記憶單元的第二組形成於與該第一半

   O:\65\65315-920416.ptc 第14頁 538508 案號 89115582 J.L! 修正 六、申請專利範圍 導體區域隔離之第 其特徵在於， 寫入操作存取時， 半導體區域之一進 寫入操作存取時， 壓，其中位元線位 7 .如申請專利範 EEPR0M 單元。 8 .如申請專利範 子注入的協助儲存 9 .如申請專利範 將該已知電壓來源 一之多工器。 1 0 .如申請專利範圍第6項之方法 域與該第二半導體區域為形成於相 域内的已知摻雜型半導體區域。 二半導體區域内， 當形成於選取區域内群組的單元要進行 會利用已知的電壓對選取的第一和第二 行偏壓，並且在選取區域内無單元進行 則以有別於該已知電壓的電壓進行偏 於該第一組與該第二組之間。 圍第6項之方法，其中該記憶單元為 圍第7項之方法： 在該EEPR0M單元 圍第6項之方法： 連接至選取的第 其中資訊藉由第二電 内。 進一步包含一選擇性 一和第二半導體區域之 ，其中該第一半導體區 反摻雜型底部半導體區

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