TW536826B - Semiconductor device and pattern layout method for the same - Google Patents

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Yoshinori Hino
Naoei Takeishi
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Sanyo Electric Co
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Description

536826 五、發明說明（1) [發明所屬技術領域] _ 本發明係關於半導體裝置及其圖案佈置方法，進一步 β之，有關於構成例如具有陽極驅動器及陰極驅動器等， 且將該等單晶片化而成的顯示器驅動用驅動器等之半導體 褒置及其圖案佈置方法。 [先前之技術] 以下，參照圖面說明構成上述顯示器驅動用驅動器等 之半導體裝置。 . W、 义一上述顯示器有LCD顯示器、LED顯示器、有機el(電致 發光）顯示器、無機EL顯示器、PDP (電漿顯示器）、FED (場 致發射顯示器）等之各種平板顯示器（f lat —panel disPlay)。 以下，舉一例來說明，例如具有陽極驅動器及陰極驅 動器，供應固定電流於有機EL元件，而使有機乩元件發光 的有機EL顯示器驅動用驅動器。EL元件係為自發光所以具 有，需要在液晶顯示裝置所必要的背光，視野角亦沒有限 制等諸多優點，故其作為下世代液晶顯示裝置之應用相當 $到期待。尤其，有機EL元件在可高亮度、高效率、高應 θ特性、以及多色化之點，優於無機EL元件為眾所周知。 而且，上述有機EL顯示器驅動用驅動器，係例如由邏 。系之N通道型MOS電晶體及p通道型MOS電晶體、高耐壓系 之N通道型MOS電晶體及p通道型m〇s電晶體、達成低導通 (ON)電阻化的鬲耐壓系之n通道型m〇S電晶體及p通道型MOS 電晶體’以及位準移位（level shifter)用之N通道型M〇s
536826 五、發明說明（2) 電晶體等所構成。 在此’作為達成低導通電阻化的高耐壓系之MOS電晶 體’例如採用D(雙擴散：Double diffused)MOS電晶體。 並且’上述之DM0S電晶體構造，係對已形成於半導體基板 表面側的擴散層，予以擴散不同導電型的雜質，而形成新 的擴散層’再以該等擴散層之橫方向擴散之差作為有效通 道長度來利用者，而由於形成短的通道，故成為適於低導 通電阻化的元件。 又，構成上述有機EL顯示器驅動用驅動器等之各種驅 動器時的半導體裝置之圖案佈置，係將輸出丨位元份的佈 置反覆配置所需要的輸出數而構成。 [發明欲解決的課題] 在此^成f述有機EL顯示器驅動用驅動H時，陽極 成。因此，在將該等搭載於i個印刷1乃別士以各別來構 上、尺寸上並未能得到滿足。J電路基板時’於成本 因此’有將陽極驅動器、陰極驅 等單晶片…謀求晶片尺寸之縮：卜以及記憶體部 j化以及低成本化的期 望。 又，就單純地反覆配置各種驅勤 ^ ^ ~ «α ^ ^ 所需要的輸出數而 形成各種驅動器之構成而吕，需要備结 ^ _ 2 , 邱繞配線等之空間而和 致晶片尺寸之增大化。 工间向？口 亦即’第1 4圖（a)係表示構成顯 如 裝置之圖案佈置之俯視圖，如上所述Ί 的半導體 义1羞以需要的輸出數反
313375.ptd 第6頁 536826 五、發明說明（3) 覆配置輸出1位元份之佈置。 在此，於第1 4圖（a)之1係相當於1位元份的輸出區 域，排列複數個該1位元份之輸出區域1即構成並具有所希 望之輸出數的驅動部。另外，2係形成在上述輸出區域1内 的閘極電極用配線，以鄰接於該閘極電極用配線2之方式 形成有源極區域（S )及汲極區域（D)(參照圖中圓内之放大 圖）。 然而，第1 4圖（a)所示之閘極電極用配線2之形狀只是 一個例子，構成為例如第1 4圖（b )、（ c )、（ d )所示的各種 形狀之閘極電極用配線2B、2C、2D者亦可。如此，僅只是 將輸出1位元份之佈置反覆配置需要的輸出數之上述構 成，對於單晶片化時更多位元化之要求，會因配線之佈繞 的不方便、以及確保其佈繞空間等之問題而需不斷地想辦 法因應。 [解決課題的手段] 於是，本發明之半導體裝置及其圖案佈置方法，係於 排列複數個相當於1位元的輸出區域，而構成所希望之輸 出位元群之單晶片化之驅動器驅動用之半導體裝置中，其 特徵為：將複數之輸出位元群配置於晶片内之周邊部。 又，其特徵為：使連接於配置在上述周邊部之各輸出 位元的配線配設成配合晶片形狀而環繞。 再者，本發明之半導體裝置及其圖案佈置方法，係適 用於將驅動器及記憶體部等單晶片化的顯示器驅動用驅動 器，其特徵為：上述驅動器以按照每一所希望之輸出位元
313375.ptd 第7頁 五、發明說明（4) -----^——__^_______ 群而分組之狀態， 该周邊部的各輪出位_於晶片内之周邊部，連接於配置在 成配合於晶片形壯^兀群内之各輪出位元的配線，係配設 又，甘t 狀而環繞者。 一特徵為：p 動器，該陽極驅動 a驅動器為陽極驅動器以及陰極驅 輸出位元群而分組或者陰極驅動器以按照每一所希望的 之周邊部，連接於之狀態，將各輪出位元群配置在晶片内 係配設成配人a 、配置在該周邊部的各輸出位元之配線， ;曰曰片形狀而環繞者。 冉者，其特徵兔· 於，其特徵為·將、、·、上述配線為電源線及信號線者。再 部之方式配置於兮t述各輸出位元群，以園繞上述記憶體 「菸Μ + ^ 該周邊部。 ^月之實施形態] 案佈ΐ :®1兒明關☆本發明之半導體裝置及其圖 示器之一例：：：；形態。再者，在本實施形態，作為顯 哭酿备m 不有機EL顯示器，並對構成該有機EL顯示 , 驅動器混載有各種MOS電晶體所成之半導體裝置 "々上述有機EL顯示器驅動用驅動器，係由以下所構成： f第1 0圖（a)之左側起有邏輯系之（例如3V)N通道型MOS電 晶體及P通道型M〇s電晶體、位準移位器用之（例如30)1^通 道型M0S電晶體、高耐壓系之（例如30V)N通道型MOS電晶 體、從第1 0圖（b)之左側起有達成低導通電阻化的高耐壓 系之（例如30V)N通道型MOS電晶體、高耐壓系之（例如30V) p通道型MOS電晶體、及達成低導通電阻化的高耐壓系之
第8頁 536826 五、發明說明（5) (例如30V)P通道型m〇S電晶體。 再者，為了說明之方便，欲將上述高耐壓系之Μ 0 S電 晶體及達成低導通電阻化的高财壓系之Μ 0 S電晶體加以差 別化’而在以下之說明係稱呼達成低導通電阻化的高耐壓 系之MOS電晶體為SLED(Slit channel by Counter doping with extended Shallow drain)M0S電晶體。 混載有構成如此的有機E L顯示器驅動用驅動器之各種 M0S電晶體而成之半導體裝置，係如第1〇圖所示，構成有 上述高耐壓系之P通道型M0S電晶體，與達成上述低導通電 阻化的高耐壓系之P通道型SLEDM0S電晶體的N型井23成為 段差高部，而構成有其他之各種M0S電晶體之P型井22則構 成為段差低部。換言之，微細的邏輯系之（例如3 v) N通道 型M0S電晶體及p通道型M0S電晶體係以配置成段差低部之 方式構成。 以下’說明上述半導體裝置之製造方法。 首先於第1圖，為了劃定用以構成各種M0S電晶體之區 域，例如採用LOCOS方法以形成P型井（PW) 22及N型井 (NW)23於P型之半導體基板（p —sub)2i内。亦即，雖然省略 了，示的說明，但在上述基板2之N型井形成區域上形成垾 塾氧化膜及矽氮化膜，並將該焊墊氧化膜及矽氮化膜作為 遮罩，例如將侧離子以大致8 〇 K e V之加速電壓，8 X 10 12/cm2之注入條件進行離子注入來形成離子注入層。其 後’將上述砍氮化膜作為遮罩並依L0C0S方法將基板表面 予以場致氧化並形成LOCOS膜。此時，在LOCOS膜形成區域
536826
下以離子注入的硼離子，擴散於基板内部而形成P型層。 其次’去除上述焊墊氧化膜及矽氮化膜之後，將9上、，、 LOCOS膜作為遮罩將磷離子以大致8〇KeV之加速 迷 1 Π 12 / 2 土 9 cm之注入條件作離子注入於基板表面來形成離子、、主 入2 °然後，去除上述L〇COS膜後，使注入上述基板的各 雜質離子作熱擴散，而形成p型井及N型井，故如第1圖户 不將形成於上述基板2 1内的p型井2 2配置在段差低部Y所
型井23配置於段差高部。 而N 然後於第2圖，為了按照每一各M0S電晶體作元件分 離’故藉由LOCOS法形成大約500nm程度之元件分離膜24 藉由熱氧化將大約80nm程度之高耐壓用之厚閘極氧化膜25 形成於該元件分離膜2 4以外之活性區域上。 、 接著，將抗蝕膜作為遮罩並形成第一低濃度之N型及p 型之源極/汲極層（以下，稱為⑶層、“層27)。亦即， 首先’在以未圖示之抗蝕膜被覆⑶層形成區域上以外之區 域之狀態下，例如以大致12〇KeV之加速電壓、8x i〇1Vcm2 之注入條件，將磷離子作離子注入於基板表層以形成以層 26 °其後’在以抗蝕膜（PR)被覆Lp層形成區域上以外之區 域之狀態下，例如以大致12〇KeV之加速電壓、8. 5χ 1 〇12/cm2之注入條件，將硼離子作離子注入於基板表層以 形成L P層2 7。然而，實際上經過後製程之退火製程（例 如’在1 1 0 0 C之N2環境中，2小時），將上述離子注入的各 離子種類予以熱擴散而成為“層2β及lp層27。 接著於第3圖，在p通道型及n通道型SLEDM0S電晶體形
313375.ptd 第10頁 536826 五、發明說明（7) 成區域所形成的上述L N層2 6間及L P層2 7間，將抗姓膜作為 遮罩分別形成第二低濃度之N型及P型之源極/汲極層（以 下’稱為SLN層28及SLP層29)。亦即，首先，在以未圖示 之抗姓膜被覆SLN層形成區域上以外之區域之狀態下，例 如將鱗離子以大致120KeV之加速電壓、ι·5χ i〇i2/cm2之注 入條件作離子注入於基板表層，以形成與上述L n層2 6相連 接的SLN層28。其後，在以抗蝕膜（PR)被覆slp層形成區域 上以外之區域之狀態下，例如將二氟化硼離子（49BF 2+)大致 以140KeV之加速電壓、2·5χ l〇12/cm2之注入條件，作離子 注入於基板表層以形成與上述LP層27相連接的SLP層29。 然而，上述LN層26及上述SLN層28，或者上述LP層27及上 述S L P層2 9之雜質濃度，係以大致相等，或任何之一側較 南之方式設定。 再者於第4圖，將抗蝕膜作為遮罩並形成高濃度之^^型 及P型之源極/汲極層（以下稱為N +層3 0、P +層3 1 )。亦即， 首先，在以未圖示之抗蝕膜被覆N +層形成區域上以外之區 域之狀態下，例如將磷離子以大致80KeV之加速電壓、2χ 1 015/cm2之注入條件作離子注入於基板表層以形成Ν +層 30。其後’在以抗蚀膜（PR)被覆ρ +層形成區域以外之區域 之狀態下，例如將二氟化硼離子以大致140KeV之加速電 壓、2 X 1 0 15 / c m2之 >主入條件作離子注入於基板表層以形成 P +層 31 〇 其次於第5圖，將具有細於上述SLN層28及SLP層29形 成用之遮罩開口徑（參照第3圖）的開口徑之抗蝕膜作為遮
536826 五、發明說明（8) 罩，分別作離子注入逆導電型之雜質於與上述LN層26相連 接的SLN層28之中央部，及與上述LP層27相連接的SLP層29 之中央部，以形成分斷該SLN層28及SLP層29的P型體層32 及N型體層33。亦即，首先在以未圖示之抗餘膜被覆p型層 形成區域上以外之區域之狀態下，例如將二氟化硼離子以 大致12 OKeV之加速電壓、5x 1〇 I2/cm2之注入條件作離子注 入於基板表層以形成P型體層32。其後，在以抗餘膜（pr) 被覆N型層形成區域上以外之區域之狀態下，例如將填離 子以大致1 90KeV之加速電壓、5x 1 012/cm2之注入條件作離 子注入於基板表層並形成N型體層33。然而，有關上述第3 圖至第5圖所示之離子注入製程的作業製程順序，係為可 適當的變更者，在上述P型體層32及N型體層33之表層部構 成有通道。 再者於第6圖’在上述通常耐壓用之微細化n通道型及 P通道型M0S電晶體形成區域之基板（p型井22)内，形成第 2P型井（SPW)34及第2N型井（SNW)。 亦即，將在上述通常耐壓之N通道型M0S電晶體形成區 域上具有開口之未圖示之抗儀膜作為遮罩，例如將硼離子 以大致1901(6¥之加速電壓、15><1013/(；1112之第1注入條件 作離子注入於上述P型井22内後，同樣將硼離子以大致 5 0 KeV之加速電壓、2 6x 1 〇 12/ cm2之第2注入條件作離子注 入並形成第2P型井34。又，將在上述通常耐壓用之p通道 型M0S電晶體形成區域上具有開口的抗蝕膜（pR)作為遮 罩’例如將磷離子以大致380KeV之加速電遷、ι·5χ
313375.ptd 第12頁 536826 五、發明說明（9) 1013/Cm2之注入條件，作離子注入於上述p型井“内並形成 第2N型井35。然而，如無38 0KeV程度之高加速電壓產生裝 置時，將2價的磷離子以大致i90KeV之加速電壓、κ 5χ 、 \013/cm2之注入條件作離子注入的雙電荷方式也可以。接 著將填離子以大致14〇KeV之加速電壓、4_〇x 10i2/cm2之注 入條件作離子注入。 其次，去除通常耐壓用之N通道型及P通道型M〇s電晶 體形成區域上，及位準移位器用之N通道型M0S電晶體形成 區域上之上述閘極氧化膜25之後，如第7圖所示，重新在 該區域上形成所希望的膜厚之閘極氧化膜。 亦即，首先藉由熱氧化全面地在位準移位器用之N通 道型MOS電晶體形成大約1 4nm程度（於此階段，雖為大約 7nm程度，但在形成後述之通常耐壓用之閘極氧化膜時膜 厚會增大。）之閘極氧化膜36。接著，去除在通常耐壓用 之N通道型及p通道型M0S電晶體形成區域上所形成之上述 位準移位器用之N通道型MOS電晶體之閘極氧化膜36後，藉 由熱氧化在該區域形成通常耐壓用之薄的閘極氧化膜 37(大約7nm程度）。 接著於第8圖，全面地形成大約1 〇 〇 nm程度之多晶石夕 膜，在該多晶石夕膜上以P0C13作為熱擴散源進行熱擴散並 導電化後，在該多晶矽膜上層積大約l〇〇nm程度之鎢石夕化 物膜，進一步層積大約150nm程度之Si〇2膜，並採用未圖 示之抗餘膜作圖案化，而形成各M〇s電晶體用之閘極電極 38A、 38B、 38C、 38D、 38E、 38F、 38G。然而，上述Si〇
313375.ptd 第13頁 536826 五、發明說明（10) 膜係作為圖案化時之硬遮罩來運用。 接著於第9圖，在上述通常耐壓用之N通道型及P通道 型MOS電晶體用上述形成低濃度之源極/汲極層。 亦即，首先，將被覆通常耐壓用之N通道型MOS電晶體 用之低濃度源極/汲極層形成區域上以外之區域之未圖示 的抗蝕膜作為遮罩，例如將磷離子以大致2〇KeV之加速電 壓、6· 2x 1 〇13/cm2之注入條件作離子注入，並形成低濃度 之N -型源極/汲極層3 9。又，將被覆通常耐壓用之P通道型 MOS電晶體用之低濃度源極/汲極層形成區域上以外區域的 抗#膜（PR)作為遮罩，例如將二氟化硼離子以大致2〇KeV 之加速電壓、2x 1013/cm2之注入條件作離子注入，並形成 低濃度之P -型源極/汲極層4 0。 復於第1 0圖，以全面地被覆上述閘電極38A、38B、 38C、38D、38E、38F、38G之方式，由LPCVD方法來形成大 約250nm程度之T EOS膜41，將在上述通常耐壓用之N通道型 及P通道型M0S電晶體形成區域上具有開口的抗蝕膜（pr)作 為遮罩，對上述TE0S膜41予以各向異性蝕刻。藉此，如第 1 0圖所示在上述閘極電極3 8 A、3 8 B之兩側壁部形成側壁間 隔物膜41A，在上述以抗蝕膜（PR)所被覆的區域仍依原狀 留下TE0S膜41。 然後’將上述閘極電極3 8 A及側壁間隔物膜4 1 A、以及 上述閘極電極38B及側壁間隔物膜41 A作為遮罩，在上述通 常耐壓用之N通道型及P通道型m〇S電晶體用上形成高濃度 之源極/汲極層。
536826 五、發明說明（11) 亦即’將被覆通常耐壓用N通道型MOS電晶體用之高濃 度源極/沒極層形成區域上以外之區域之未圖示之抗蝕膜 作為遮罩’例如將砷離子以大致1〇〇KeV之加速電壓、 1 015/cm2之注入條件作離子注入，以形成高濃度之Ν +型源 極/>及極層42。又，將被覆通常耐壓用ρ通道型M〇s電晶體 用之南辰度源極/汲極層形成區域上以外之區域之未圖示 之抗#膜作為遮罩，例如將二氟化硼離子以大致4〇KeV之 加速電壓、2χ 1 〇i5/cm2之注入條件作離子注入，以形成高 濃度之P +型源極/汲極層4 3。 以下’雖省略了圖示的說明，但形成全面地由^⑽膜 及BPSG膜等所成大約6〇〇nm程度之層間絕緣膜後，形成以 觸點連接於上述各高濃度之源極/汲極層3 3 1、4 2、4 3 的金屬配線層，因而完成構成上述有機以顯示器驅動用驅 動器的通常耐壓用之N通道型MOS電晶體及p通道型MOS電晶 體、位準移位器用N通道型MOS電晶體、高耐壓用n通道型 MOS電晶體及p通道型MOS電晶體、達成低導通電阻化的高 耐壓用N通道型SLEDMOS電晶體及p通道型SLEDMOS電晶體 (參照第1 0圖）。 在此，本發明之特徵係於供給固定電流於顯示器驅動 用驅動器，例如有機EL元件（有機電致發光元件），使有機 E L元件發光的有機E L顯示器驅動用驅動器等中，將用來儲 存陽極驅動器與陰極驅動器及顯示資料等的記憶體部以及 控制為專單晶片化時效率良好的圖案佈置方法。 以下’參照圖面說明本發明之圖案佈置構成。然而，
313375.ptd 第15頁 536826 五、發明說明（12) 與習知（第1 4圖）相等的構成，& ^ t 等符號並簡略說明。纟為了避免重覆說明而附與相 於第Π圖，1係相當於輸出1位元份的輸出區域，構成 有機EL顯示器驅動用驅動器等之各種驅動用驅動器的半導 體裝置之圖案佈置，係只是將輸出該丨位元份之輸出區域i 反覆配置需要的輸出份，即構成所希望的輸出位元群。 而且’在上述1位元份之輸出區域1内，與第14圖同樣 形成有閘極電極用配線。
於此’本發明之特徵係陽極驅動器，與陰極驅動器及 圮憶體部以及控制器（省略圖示）等單晶片化，而自第丨丨圖 之紙面左上配置有·· 3 2位元之陽極驅動器區域1 〇 (片段： SEG)、1 28位元之陰極驅動器區域丨丨（共同：c〇M)、32位元 之陽極驅動器區域1 2(SEG)、自紙面左下配置有：32位元 之陽極驅動區域1 3 ( S E G )、1 〇位元之圖標用之陽極驅動器 區域14(圖標SEG)、10位元之圖標用陽極驅動器區域圖 標S E G )、3 2位元之陽極驅動器區域1 6 ( s E G)。然而，各個 之驅動器區域，係僅以需要的輸出份反覆配置，相當於輸 出1位元份的輸出區域1，即構成所希望的輸出位元群。
如此於本發明，係使各驅動器區域（陽極驅動器區域 1 0、陰極驅動器區域1 1、陽極驅動器區域丨2、陽極驅動器 區域1 3，圖標用之陽極驅動器區域1 4、圖標用之陽極驅動 态區域1 5、以及陽極驅動器區域1 6)均等配置於晶片内之 周邊部，在該晶片之大致中央部配置有儲存顯示資料等的 記憶體部1 7、1 8及控制器等。又，沿各驅動器區域佈繞連
313375.ptd 第16頁 536826
接有電源線路及信號線等之配線丨9 每一輸出區，1來連接該配線19。 乂知…、各1位疋伤之 如以上說明在本發明，係陽極驅 記憶體部以及控制器耸置a —，及勒时/、陰極驅動态及 線1 9配合於晶片形狀而严^才’、電源線及信號線等之配 置驅動器輸出。而衣繞’以例如可對4方向全部皆配 冗fe體部以及控制器等 又 配線效率變得良好，能達成晶片尺寸：：：：片：央部故 第1 2圖所示在晶片中央部之對稱的位j ’、即，如 為左右對稱，&配合晶片内之排列亦可=下=態係 置。）配置有由SRAM(靜態的RAM)所成之稱的位 從該記憶體部Π、18之輸出配線2〇 : 述匕將 動器區域1 0、1 2、1 3、1 6。 上迷~極驅 如此在本發明，係將與記憶體部1 7、丨8相連接 為（在本實施形態係為陽極驅動器）配置於晶片内之門驅動 4方向，配合各陽極驅動器區域丨〇、1 2、1 3、丨6而將'邊立部 體部分割為二，分別予以對稱於配置在晶片左端部的‘陽1^ 驅動器區域1 〇與丨3之群組，及配置於晶片右端部的陽極查 動器區域1 2與1 6之群組，因而配線2 0之環繞變成容易[驅 由其佈繞空間之縮小，即能達成晶片尺寸之微細化。 ' 以下，參照第1 3圖說明配置於晶片内的各驅動器區 之其他佈置方法。並且，第1 3圖（a)係以模式的圖示。上品述或 第1 2圖所示之圖案佈置者，將該第1 3圖（a)之配置例作種 種變更者，即是後述的第1 3圖（b )、（ c )、（ d )之配置例。
536826 五、發明說明（14) 又，為了方便省略了記憶體部。 首先，如第1 3圖（b )所示之配置例，係將於第1 3圖（a) 中分別與陽極驅動器區域1 0與1 2對紙面而相對於上下位置 的陽極驅動器區域1 3及1 6，配置成與上述陽極驅動器區域 1 0及1 2分別呈9 0度相鄰，且以與陽極驅動器區域1 3及1 6分 別相鄰的方式配置有圖標用之陽極驅動器區域1 4、1 5。藉 此，對於晶片之紙面空出下側比較廣的區域，而增加了配 置其他之邏輯部或控制器等時之自由度。 又，第1 3圖（c )所示之配置例，係於第1 3圖（a)分別以 近接配置圖標用之陽極驅動器區域1 4、1 5以及陽極驅動器 區域1 3及1 6，且分別以相鄰9 0度的方式配置陽極驅動器區 域1 0及1 2於陽極驅動器區域1 3及1 6。藉此，與第1 3圖 (a )、（ b )者相比能可將晶片尺寸予以微細化。 又，第1 3圖（d)所示之配置例，所謂微細化之點雖不 如第1 3圖（c)所示之配置例，但與第1 3圖（a)、（ b )所示之 晶片尺寸為相等尺寸，可達成更多位元化。然而，8、9、 1 1 A係分別較上述第1 3圖（a )、（ b )、（ c )中的陽極驅動器區 域以及陰極驅動器區域為多位元化的陽極驅動器區域以及 陰極驅動器區域。 再者，在本實施形態作為顯示器，以有機EL顯示器為 例說明了該驅動用驅動器，但本發明並不限定於其者，例 如乃可適用於LCD顯示器、LED顯示器、無機EL顯示器、 PDP(電漿顯示器）、FED(場致發射顯示器）等各種平板顯示 器之驅動用驅動器者，插入有反覆電路，因應於需要只要
313375.ptd 第18頁 536826 五、發明說明（15) 是能決定位元數的用途就為可適用者。 [發明之效果] 根據本發明，將驅動器區域均等配置於晶片内之周邊 部，沿著各驅動器區域使電源線及信號線等之配線作環繞 配線，故可縮小化配線之佈繞空間。又，記憶體部等係配 置在晶片中央部，因此配線效率變得良好，並能達成晶片 尺寸之縮小化。 再者，由於適用於具有陽極驅動器或陰極驅動器的顯 示器驅動用驅動器等，故可將該等單晶片化，而能達成微 細化、低成本化。
313375.ptd 第19頁 536826 圖式簡單說明 [圖式之簡單說明] 第1圖（a)及（b)係表示本發明之一實施形態之半導體 裝置之製造方法之剖面圖。 第2圖（a )及（b )係表示本發明之一實施形態之半導體 裝置之製造方法之剖面圖。 第3圖（a )及（b )係表示本發明之一實施形態之半導體 裝置之製造方法之剖面圖。 第4圖（a )及（b )係表示本發明之一實施形態之半導體 裝置之製造方法之剖面圖。 第5圖（a )及（b )係表示本發明之一實施形態之半導體 裝置之製造方法之剖面圖。 第6圖（a )及（b )係表示本發明之一實施形態之半導體 裝置之製造方法之剖面圖。 第7圖（a )及（b )係表示本發明之一實施形態之半導體 裝置之製造方法之剖面圖。 第8圖（a )及（b )係表示本發明之一實施形態之半導體 裝置之製造方法之剖面圖。 第9圖（a )及（b )係表示本發明之一實施形態之半導體 裝置之製造方法之剖面圖。 第1 0圖（a)及（b)係表示本發明之一實施形態之半導體 裝置之製造方法之剖面圖。 第1 1圖係表示本發明之一實施形態之半導體裝置之圖 案佈置之俯視圖。 第1 2圖係表示本發明之一實施形態之半導體裝置之圖
313375.ptd 第20頁 536826 圖式簡單說明 案佈置之俯視圖。 第1 3圖（a )至（d )係表示本發明之其他實施形態之半導 體裝置之圖案佈置之俯視圖。 第14圖（a)至（d)係表示習知之半導體裝置之圖案佈置 之俯視圖。 [元件符號說明] 1 輸出區域 2 B、2 C、2 D 閘極電極用配線 1 0 ^ 1 2、1 3、1 6 陽極驅動器 區域 11 陰極驅動器區域 14、 1 5圖標用之陽極驅動器區域 1 7 > 1 8記憶體部 19 配線 20 輸出配線 21 半導體基板 22 P型井 23 N型井 24 元件分離膜 25 > 36 、 37 閘 26 LN層 27 LP層 28 SLN層 29 SLP層 30 N +層 31 P +層 32 P型體層 33 N型體層 34 第2P型井 35 第2N型井 38A 、38B、38C、38D 閘極電 極 39 低濃度N -型源極/汲極層 40 低濃度P -型源極/汲極層 41 TEOS 膜 4 1 A側壁間隔物 閘極氧化膜
313375.ptd 第21頁 536826 圖式簡單說明 42 高濃度N +型源極/汲極層 43 高濃度P +型源極/汲極層 D 汲極區域 S 源極區域 313375.ptd 第22頁

Claims (1)

  1. 536826 六、申請專利範圍 1. 一種半導體裝置，係排列複數個相當於1位元的輸出區 域而構成所希望之輸出位元群之單晶片化的驅動器驅 動用半導體裝置，其特徵為： 複數之輸出位元群為配置於晶片内之周邊部。 2. 一種半導體裝置，係排列複數個相當於1位元的輸出區 域而構成所希望之輸出位元群之單晶片化的驅動器驅 動用半導體裝置，其特徵為： 複數之輸出位元群為配置於晶片内之周邊部，連 接於配置在該周邊部的各輸出位元的配線係配設成配 合於晶片形狀而環繞者。 3. 一種半導體裝置，係構成將排列複數個相當於1位元的 輸出區域而構成所希望之輸出位元群的驅動器及記憶 體部等單晶片化而成的顯示器驅動用驅動器者，其特 徵為： 上述驅動器以按照每一所希望的輸出位元群而分 組之狀態配置於晶片内之周邊部，連接於配置在該周 邊部的各輸出位元群内之各輸出位元的配線，係配設 成配合於晶片形狀而環繞者。 4. 一種半導體裝置，係構成將排列複數個相當於1位元的 輸出區域而構成所希望之輸出位元群的陽極驅動器及 陰極驅動器和記憶體部等單晶片化而成的顯示器驅動 用驅動器者，其特徵為： 上述陽極驅動器或陰極驅動器以按照每一所希望 的輸出位元群而分組之狀態將各輸出位元群配置在晶
    313375.ptd 第23頁 536826 六、申請專利範圍 片内之周邊部，連接於配置在該周邊部的各輸出位元 的配線，係配設成配合於晶片形狀而環繞者。 5. 如申請專利範圍第2項至第4項中任一項之半導體裝 置，其中，上述配線為電源線及信號線。 6. 如申請專利範圍第3項或第4項之半導體裝置，其中， 上述各輸出位元群以圍繞上述記憶體部之方式配置於 該周邊部。 7. 一種半導體裝置之圖案佈置方法，係排列複數個相當 於1位元的輸出區域而構成所希望的輸出位元群之單晶 片化的驅動器驅動用半導體裝置之圖案佈置方法，其 特徵為： 將複數之輸出位元群配置於晶片内之周邊部。 8. 一種半導體裝置之圖案佈置方法，係排列複數個相當 於1位元的輸出區域而構成所希望的輸出位元群之單晶 片化的驅動器驅動用半導體裝置之圖案佈置方法，其 特徵為： 將複數之輸出位元群配置於晶片内之周邊部，並 將連接於配置在該周邊部的各輸出位元之配線配設成 配合晶片形狀而環繞。 9. 一種半導體裝置之圖案佈置方法，係構成將排列複數 個相當於1位元的輸出區域而構成所希望的輸出位元群 之驅動器及記憶體等單晶片化而成的顯示器驅動用驅 動器之半導體裝置的圖案佈置方法，其特徵為： 將上述驅動器以按照每一所希望的輸出位元群而
    313375.ptd 第24頁 536826 六、申請專利範圍 分組之狀態配置於晶片内之周邊部，並將連接於配置 在該周邊部的各輸出位元群内之各輸出位元的配線， 配設成配合晶片形狀而環繞。 1 〇. —種半導體裝置之圖案佈置方法，係構成將排列複數 個相當於1位元的輸出區域而構成所希望的輸出位元群 之陽極驅動器及陰極驅動器和記憶體部等單晶片化而 成的顯示器驅動用驅動器之半導體裝置的圖案佈置方 法，其特徵為： 將上述陽極驅動器或者陰極驅動器以按照每一所 希望之輸出位元群而分組之狀態，將各輸出位元群配 置於晶片内之周邊部，並將連接於配置在該周邊部的 各輸出位元的配線配設成配合於晶片形狀而環繞。 11.如申請專利範圍第8項至第1 0項中任一項之半導體裝置 之圖案佈置方法，其中，上述配線為電源線及信號 線。 1 2 .如申請專利範圍第9項或第1 0項之半導體裝置之圖案佈 置方法，其中，上述各輸出位元群係以圍繞上述記憶 體部之方式配置於該周邊部。
    313375.ptd 第25頁
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