CN100517683C - 半导体装置及其图案布线方法 - Google Patents

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Abstract

单片化驱动器驱动用的半导体装置。本发明的半导体装置，适用于阳极驱动器、阴极驱动器和存储器部分等单片化的显示驱动用驱动器，例如，在将阳极驱动器按照每期望的输出比特组划分成各个组(阳极驱动器10、12、13、16)的状态下，将各输出比特组配置在芯片内的周边部分，与该周边部分配置的各输出比特组内的各输出比特连线的配线19配合芯片形状进行围绕配线。

Description

半导体装置及其图案布线方法
技术领域
本发明涉及半导体装置及其图案布线方法，具体地说，涉及构成具有诸如阳极驱动器和阴极驱动器等、并将它们单片化的显示驱动用驱动器等的半导体装置及其图案布线方法。
背景技术
以下，参照附图说明构成上述显示驱动用驱动器等的半导体装置。
上述显示器包括LCD显示器、LED显示器、有机EL(电致发光)显示器、无机EL显示器、PDP(等离子显示器)、FED(场致发光显示器)等各种平板显示器。
以下，举例说明具有诸如阳极驱动器和阴极驱动器、向有机EL元件供给恒定电流使有机EL元件发光的有机EL显示驱动驱动器。另外，由于EL元件是自发光元件，在液晶显示装置中具有不需要背光、视野角度无限制等许多优点，因而期待能够应用于下一代的液晶显示装置。特别是，与无机EL元件相比，有机EL元件具有高亮度、高效率、高响应特性以及多色化的优点。
上述有机EL显示驱动用驱动器，由诸如逻辑电路系列的N沟道MOS晶体管及P沟道MOS晶体管、高耐压系列的N沟道MOS晶体管及P沟道MOS晶体管、实现低导通电阻化的高耐压系列的N沟道MOS晶体管及P沟道MOS晶体管、以及转换电平用N沟道MOS晶体管等构成。
这里，作为实现低导通电阻化的高耐压系列的MOS晶体管，例如可以采用D(双重扩散)MOS晶体管等。另外，上述DMOS晶体管的结构是，相对半导体基片表面一侧形成的扩散层、使导电型不同的杂质扩散而形成新的扩散层，利用这些扩散层的横向扩散差作为有效沟道长的结构，通过形成短沟道，形成适合于低导通电阻化的元件。
另外，在构成上述有机EL显示驱动用驱动器等各种驱动器时，半导体装置的图案布线由输出1比特大小的布线以必要的输出数进行反复配置而构成。
这里，上述有机EL显示驱动用驱动器构成时，分别构成阳极驱动器、阴极驱动器、存储器等部分。因而，将这些部分配置在一个印刷基片上，成本和尺寸的要求均无法满足。
因而，希望通过将阳极驱动器、阴极驱动器、存储器等部分单片化，实现芯片尺寸的缩小化和低成本化。
另外，简单地将各种驱动器以必要的输出数进行反复配置而形成的结构中，引导配线的空间变得必要，导致芯片尺寸增大。
即，图14(a)是表示构成显示驱动用驱动器的半导体装置的图案布线的平面图，如上所述，由输出1比特大小的布线以必要的输出数进行反复配置而构成。
这里，图14(a)中，1为相当1比特大小的输出区域，通过配置多个该1比特大小的输出区域，构成具有期望输出数的驱动器部分。另外，2为上述输出区域1内形成的栅极用配线，与该栅极用配线2邻接形成有源极区域(S)和漏极区域(D)(参照图中圆内的扩大图)。
另外，不局限于图14(a)所示的栅极用配线2的形状，例如，还可以构成如图14(b)、(c)、(d)所示的各种形状的栅极用配线2B、2C、2D。这样，由输出1比特大小的布线以必要的输出数进行反复配置而形成的上述结构中，在单片化时，对应进一步多比特化的要求，无法解决配线配置的不便及确保其配置空间的问题。
发明内容
本发明的目的是解决上述问题。
这里，本发明提供了一种驱动器驱动用的半导体装置，通过将各个显示驱动用的驱动器区域、存储器部分、控制器配置在单个芯片上，该各个驱动器区域由分别不同的输出比特组构成，各个输出比特组由多个1比特的输出区域反复配置而构成，其特征在于，上述存储器部分和上述控制器配置于芯片内的中央部分，在芯片内的周边部分配置多个上述输出比特组，并将与在该周边部分配置的各输出比特线接线的各电源线和信号线布线，在上述芯片内的周边部分，将各该驱动器区域连接的上述各电源线和信号线沿各该驱动器区域配置。
本发明还提供了一种驱动器驱动用的半导体装置的图案布线方法，通过将各个显示驱动用的驱动器区域、存储器部分、控制器配置在单个芯片上，该各个驱动器区域由分别不同的输出比特组构成，各个输出比特组由多个1比特的输出区域反复配置而构成，其特征在于，将上述存储器部分和上述控制器配置于芯片内的中央部分，在芯片内的周边部分配置多个上述输出比特组，并将与在该周边部分配置的各输出比特线接线的各电源线和信号线布线，在上述芯片内的周边部分，将各该驱动器区域连接的上述各电源线和信号线沿各该驱动器区域配置。
所述半导体装置构成显示驱动用驱动器，其中，上述驱动器配置在芯片内的周边部分，以使得由分别不同的输出比特组将各驱动器分成组。
其中，各显示驱动用驱动器区域，由各显示驱动用阳极驱动区域和显示驱动用阴极驱动器区域构成。其中，上述各输出比特组围绕着上述存储器部分配置在其周边部分。
根据本发明，驱动器区域均匀配置在芯片内的周边部分，通过沿着各个驱动器区域配置电源线、信号线等配线，使配线的配置空间缩小化。通过将存储器部分等配置在芯片的中央部分，可以实现良好的配线效率并使芯片尺寸缩小化。而且，通过应用于具有阳极驱动器以及阴极驱动器等的显示驱动用驱动器等，可以使它们单片化，实现缩小化和低成本化。
附图说明
图1是表示本发明的一个实施例的半导体装置的制造方法的截面图。
图2是表示本发明的一个实施例的半导体装置的制造方法的截面图。
图3是表示本发明的一个实施例的半导体装置的制造方法的截面图。
图4是表示本发明的一个实施例的半导体装置的制造方法的截面图。
图5是表示本发明的一个实施例的半导体装置的制造方法的截面图。
图6是表示本发明的一个实施例的半导体装置的制造方法的截面图。
图7是表示本发明的一个实施例的半导体装置的制造方法的截面图。
图8是表示本发明的一个实施例的半导体装置的制造方法的截面图。
图9是表示本发明的一个实施例的半导体装置的制造方法的截面图。
图10是表示本发明的一个实施例的半导体装置的制造方法的截面图。
图11是表示本发明的一个实施例的半导体装置的图案布线的平面图。
图12是表示本发明的一个实施例的半导体装置的图案布线的平面图。
图13是表示本发明的其他实施例的半导体装置的图案布线的平面图。
图14是表示传统的半导体装置的图案布线的平面图。
具体实施方式
以下，参照附图说明本发明的半导体装置和图案布线方法的实施例。另外，本实施例中，以有机EL显示器为例，说明构成该有机EL显示驱动用驱动器的各种MOS晶体管混合形成的半导体装置。
上述有机EL显示驱动用驱动器，从图10(a)的左侧开始由逻辑电路系列的(例如3V)N沟道MOS晶体管及P沟道MOS晶体管、转换电平用(例如30V)N沟道MOS晶体管、高耐压系列的(例如30V)N沟道MOS晶体管构成，从图10(b)的左侧开始由实现低导通电阻化的高耐压系列的(例如30V)N沟道MOS晶体管、高耐压系列的(例如30V)P沟道MOS晶体管、以及实现低导通电阻化的高耐压系列的(例如30V)P沟道MOS晶体管构成。
另外，为了便于说明、以便区分上述高耐压系列的MOS晶体管和实现低导通电阻化的高耐压系列的MOS晶体管，以下的说明中将实现低导通电阻化的高耐压系列的MOS晶体管称为SLED(Slit channel by counterdoping with extended shallow drain)MOS晶体管。
这样的有机EL显示驱动用驱动器的各种MOS晶体管混合形成的半导体装置中，如图10所示，上述高耐压系列的P沟道MOS晶体管和上述实现低导通电阻化的高耐压系列的P沟道SLEDMOS晶体管构成的N型阱23形成段差高部，其他各种MOS晶体管构成的P型阱22晶体管及P沟道MOS晶体管配置在段差低部而形成。
以下说明上述半导体装置的制造方法。
首先，图1中，为了划分构成各种MOS晶体管的区域，采用LOCOS法在例如P型半导体基片(P-sub)21内形成P型阱(PW)22和N型阱(NW)23。即，省略图示的说明，在上述基片21的N型阱形成区域上形成缓冲(パツド)氧化膜和硅氮化膜，将该缓冲氧化膜和硅氮化膜作为掩膜，将硼离子在80KeV左右的加速电压、8×1012/cm2的注入条件下注入，形成离子注入层。然后，以上述硅氮化膜作为掩膜，通过LOCOS法场氧化基片表面而形成LOCOS膜。这时，LOCOS膜形成区域下注入的硼离子向基片内部扩散形成P型层。
接着，在除去上述缓冲氧化膜和硅氮化膜后，以LOCOS膜作为掩膜，在80KeV左右的加速电压、9×1012/cm2的注入条件下向基片表面注入磷离子，形成离子注入层。接着，在除去上述LOCOS膜后，通过使注入上述基片的各杂质离子热扩散而形成P型阱和N型阱，如图1所示，上述基片21内形成的P型阱22配置在段差低部，N型阱23配置在段差高部。
图2中，为了分离各个MOS晶体管元件，通过LOCOS法形成500nm左右的元件分离层24，该元件分离层24以外的活性区域上通过热氧化形成80nm左右的高耐压用的厚栅极氧化层25。
接着，以保护膜作为掩膜，形成第一低浓度的N型及P型源极·漏极层(以下，称为LN层26、LP层27)。即，首先，在图中未示出的保护膜覆盖LN层形成区域以外的区域的状态下，例如，在120KeV左右的加速电压、8×1012/cm2的注入条件下向基片表层注入磷离子，形成LN层26。然后，在保护膜(PR)覆盖LP层形成区域以外的区域的状态下，在120KeV左右的加速电压、8.5×1012/cm2的注入条件下向基片表层注入硼离子，形成LP层27。另外，实际上，经过后续工序的退火工序(例如1100℃的N2气氛、2小时)后，使上述离子注入法注入的各种离子热扩散而形成LN层26和LP层27。
接着，图3中，在P沟道及N沟道SLEDMOS晶体管形成区域形成的上述LN层26和LP层27之间，以保护膜作为掩膜，形成第二低浓度的N型及P型源极·漏极层(以下，称为SLN层28和SLP层29)。即，首先，在以图中未示出的保护膜覆盖SLN层形成区域以外的区域的状态下，例如，在120KeV左右的加速电压、1.5×1012/cm2的注入条件下向基片表层以离子注入法注入磷离子，形成与上述LN层26连接的SLN层28。然后，在以保护膜(PR)覆盖SLP层形成区域以外的区域的状态下，例如，在140KeV左右的加速电压、2.5×1012/cm2的注入条件下向基片表层以离子注入法注入二氟化硼离子(49BF2 +)，形成与上述LP层27连接的SLP层29。另外，上述LN层26、上述LP层27以及上述SLN层28、上述SLP层29的杂质浓度设定成大致相同或任何一方较高。
而且，图4中，以保护膜作为掩膜，形成高浓度的N型及P型源极·漏极层(以下，称为N+层30、P+层31)。即，首先，在以图中未示出的保护膜覆盖N+层形成区域以外的区域的状态下，例如，在80KeV左右的加速电压、2×1015/cm2的注入条件下以离子注入法向基片表层注入磷离子，形成N+层30。然后，在保护膜(PR)覆盖P+层形成区域以外的区域的状态下，在140KeV左右的加速电压、2×1015/cm2的注入条件下以离子注入法向基片表层注入二氟化硼离子，形成P+层31。
接着，图5中，以具有比上述SLN层28及SLP层29形成用的掩膜开口径(参照图3)更窄的开口径的保护膜作为掩膜，通过向与上述LN层26连接的SLN层28的中央部分及与上述LP层27连接的SLP层29的中央部分分别进行离子注入逆导电型的杂质，形成分断该SLN层28及SLP层29的P型主体层32及N型主体层33。即，首先，在以图中未示出的保护膜覆盖P型层形成区域以外的区域的状态下，例如，在120KeV左右的加速电压、5×1012/cm2的注入条件下以离子注入法向基片表层注入二氟化硼离子离子，形成P型主体层32。然后，在保护膜(PR)覆盖N型层形成区域以外的区域的状态下，在190KeV左右的加速电压、5×1012/cm2的注入条件下以离子注入法向基片表层注入磷离子，形成N型主体层33。另外，上述图3～图5所示的离子注入工序的工序顺序可以适当改变，在上述P型主体层32及N型主体层33的表层部分形成沟道。
而且，图6中，在上述通常耐压用的细微化的N沟道型及P沟道型MOS晶体管形成区域的基片(P型阱22)内形成第2P型阱(SPW)34及第2N型阱(SNW)35。
即，以在上述通常耐压用的N沟道型MOS晶体管形成区域具有开口的图中未示出的保护膜作为掩膜，在190KeV左右的加速电压、1.5×1013/cm2的第1注入条件下以离子注入法向上述P型阱22内注入硼离子后，同样地，在50KeV左右的加速电压、2.6×1012/cm2的第2注入条件下注入硼离子，形成第2P型阱34。另外，以在上述通常耐压用的P沟道型MOS晶体管形成区域具有开口的保护膜(PR)作为掩膜，在380KeV左右的加速电压、1.5×1013/cm2的注入条件下以离子注入法向上述P型阱22内注入磷离子，形成第2N型阱35。另外，如果没有380KeV左右的高加速电压发生装置，也可以采用在190KeV的加速电压、1.5×1013/cm2的注入条件下以离子注入法注入2价磷离子的双倍充电方式。接着，在140KeV的加速电压、4.0×1012/cm2的注入条件下注入磷离子。
接着，在除去通常耐压用的N沟道型及P沟道型MOS晶体管形成区域和电平转换用N沟道型MOS晶体管形成区域上的上述栅极氧化膜25后，如图7所示，在该区域形成新的期望的膜厚的栅极氧化膜。
即，首先，通过热氧化，在整个面形成电平转换用N沟道型MOS晶体管用的14nm(在该阶段为7nm左右，但在后述的通常耐压用栅极氧化膜形成时膜厚增大)的栅极氧化膜36。接着，除去通常耐压用的N沟道型及P沟道型MOS晶体管形成区域上形成的上述电平转换用N沟道型MOS晶体管的栅极氧化膜36后，通过热氧化在该区域形成通常耐压用的薄的栅极氧化膜37(7nm左右)。
接着，图8中，在整个面形成100nm左右的多晶硅膜，在该多晶硅膜将POCl3作为热扩散源进行热扩散并导电化后，在该多晶硅膜上层叠100nm左右的硅化钨膜，再层叠150nm左右的SiO2膜，利用图中未示出的保护膜形成图案，形成各个MOS晶体管用的栅极38A、38B、38C、38D、38E、38F、38G。另外，上述SiO2膜在形成图案时起硬掩膜的作用。
接着，图9中，形成上述通常耐压用的N沟道型及P沟道型MOS晶体管用的低浓度源极·漏极层。
即，首先，以覆盖通常耐压用的N沟道型MOS晶体管用的低浓度源极·漏极层形成区域以外的区域的图中未示出的保护膜作为掩膜，例如，在20KeV左右的加速电压、6.2×1013/cm2的注入条件下以离子注入法注入磷离子，形成低浓度的N型源极·漏极层39。然后，以覆盖通常耐压用的P沟道型MOS晶体管用的低浓度源极·漏极层形成区域以外的区域的保护膜(PR)作为掩膜，例如，在20KeV左右的加速电压、2×1013/cm2的注入条件下以离子注入法注入二氟化硼离子，形成低浓度的P型源极·漏极层40。
而且，图10中，通过LPCVD法形成250nm左右的TEOS膜41，使其覆盖整个上述栅极38A、38B、38C、38D、38E、38F、38G，以在上述通常耐压用的N沟道型及P沟道型MOS晶体管形成区域上具有开口的保护膜(PR)作为掩膜，对上述TEOS膜进行各向异性蚀刻。从而，如图10所示，上述栅极38A、38B的两侧壁部形成侧壁分隔膜41A，上述保护膜(PR)覆盖的区域中，TEOS膜41保持原样。
以上述栅极38A和侧壁分隔膜41A以及上述栅极38B和侧壁分隔膜41A作为掩膜，形成上述通常耐压用的N沟道型及P沟道型MOS晶体管用的高浓度源极·漏极层。
即，以覆盖通常耐压用的N沟道型MOS晶体管用的高浓度源极·漏极层形成区域以外的区域的图中未示出的保护膜作为掩膜，例如，在100KeV左右的加速电压、5×1015/cm2的注入条件下以离子注入法注入砷离子，形成高浓度的N+型源极·漏极层42。然后，以覆盖通常耐压用的P沟道型MOS晶体管用的高浓度源极·漏极层形成区域以外的区域的图中未示出的保护膜作为掩膜，例如，在40KeV左右的加速电压、2×1015/cm2的注入条件下注入二氟化硼离子，形成高浓度的P+型源极·漏极层43。
以下，省略图示的说明，由TEOS膜及BPSG等在整个面形成600nm左右的层间绝缘膜后，通过形成与上述各高浓度的源极·漏极层30、31、42、43连接接点的金属配线层，完成用以构成上述有机EL显示驱动用驱动器的通常耐压用的N沟道MOS晶体管及P沟道MOS晶体管、转换电平用N沟道MOS晶体管、高耐压用的N沟道MOS晶体管及P沟道MOS晶体管、实现低导通电阻化的高耐压用的N沟道型SLEDMOS晶体管及P沟道型SLEDMOS晶体管(参照图10)。
这里，本发明的特征在于，它是在显示驱动用驱动器、例如向有机EL元件(电致发光元件)供给恒定电流、使有机EL元件发光的有机EL显示驱动用驱动器等中，将阳极驱动器、阴极驱动器、存储显示数据的存储器部分以及控制器等单片化时的有效的图案布线方法。
以下，参照附图说明本发明的图案布线结构。另外，为了避免重复说明与传统(图14)相同的结构，使用同一符号并省略其说明。
图11中，1为相当1比特大小的输出区域，构成有机EL显示驱动用驱动器等的各种驱动用驱动器的半导体装置的图案布线，通过以必要的输出量反复配置该1比特大小的输出区域，构成期望的输出比特组。
另外，上述1比特大小的输出区域内形成与图14相同的栅极用配线。
这里，本发明的特征在于，将阳极驱动器、阴极驱动器、存储器部分以及控制器(图中省略)等单片化，从图11的纸面左上开始，配置32比特的阳极驱动器区域10(段：SEG)、128比特的阴极驱动器区域11(COM)，32比特的阳极驱动器区域12(SEG)，从纸面左下开始，配置32比特的阳极驱动器区域13(SEG)、10比特的图标用阳极驱动器区域14(图标SEG)、10比特的图标用阳极驱动器区域15(图标SEG)、32比特的阳极驱动器区域16(SEG)。另外，各个驱动器区域，通过以必要的输出量反复配置相当于1比特大小的输出区域1，构成期望的输出比特组。
这样，本发明中，各个驱动器区域(阳极驱动器区域10、阴极驱动器区域11、阳极驱动器区域12、阳极驱动器区域13、图标用阳极驱动器区域14、图标用阳极驱动器区域15、以及阳极驱动器区域16)均匀配置在芯片内的周边部分，该芯片的大致中央部分配置存储显示数据等的存储器部分17、18及控制器等。另外，沿着各个驱动器区域配置电源线、信号线等配线19，该配线19与每个1比特大小的输出区域连接。
如上所述，本发明中，将阳极驱动器、阴极驱动器、存储器部分以及控制器等单片化时，通过将电源线、信号线等配线19配合芯片形状进行围绕配置，可以在全部4个方向上配置驱动器的输出。
另外，通过将存储器部分以及控制器等配置在芯片的中央部分，可以实现良好的配线效率并使芯片尺寸缩小化。即，如图12所示，芯片中央部分的对称位置(本实施例是左右对称，芯片内的配置也可以是上下对称)上配置由SRAM(静态RAM)形成的存储器部分17、18，来自该存储器部分17、18的输出配线20分别与上述阳极驱动器区域10、12、13、16连接。
这样，本发明中，存储器部分17、18和连接的驱动器(本实施例是阳极驱动器)配置在芯片内的4个方向上，将存储器部分与各个阳极驱动器区域10、12、13、16一起分割成两部分，分别对应芯片的左端部分配置的阳极驱动器区域10、13的组和芯片的右端部分配置的阳极驱动器区域12、16的组，从而使配线20的配线变得容易，缩小配线空间，实现芯片尺寸的缩小化。
以下，参照图13说明芯片内配置的各个驱动器区域的其他布线方法。另外，图13(a)是表示上述图12所示图案布线的模式图，该图13(a)的配置例的各种变形例如图13(b)、(c)、(d)。另外，为了方便，省略了存储器部分。
首先，如图13(b)所示的配置例，图13(a)中，将相对于纸面、与阳极驱动器区域10和12分别成上下位置的阳极驱动器区域13和16配置成与上述阳极驱动器区域10和12分别成相邻的90℃角，且将图标阳极驱动器区域14、15配置成与阳极驱动器区域13和16分别相邻。从而，相对芯片的纸面下侧形成较宽的空闲区域，使得配置其他逻辑电路部分和控制器等时自由度增加。
另外，如图13(c)所示的配置例，图13(a)中，将图标用阳极驱动器区域14、15以及阳极驱动器区域13和16分别靠近配置，且将阳极驱动器区域10和12配置成与阳极驱动器区域10和12分别成相邻90度角。从而，与图13(a)、13(b)相比，能够实现芯片尺寸的缩小化。
另外，如图13(d)所示的配置例，从缩小尺寸这一点看来不如图13(c)所示的配置例，但是与图13(a)、13(b)所示配置例具有相同的尺寸，可以进一步实现多比特化。另外，8、9、11A分别是与上述图13(a)、13(b)、13(c)中的阳极驱动器区域以及阴极驱动器区域相比，多比特化的阳极驱动器区域以及阴极驱动器区域。
另外，本实施例中的显示器以有机EL显示器为例说明其驱动用驱动器，但是本发明不局限于此，例如，也适用于LCD显示器、LED显示器、无机EL显示器、PDP(等离子显示器)、FED(场致发光显示器)等各种平板显示器的驱动用驱动器，也适用于反复插入电路，根据需要确定比特数的用途中。

Claims (8)

1.一种驱动器驱动用的半导体装置，通过将各个显示驱动用的驱动器区域、存储器部分、控制器配置在单个芯片上，该各个驱动器区域由分别不同的输出比特组构成，各个输出比特组由多个1比特的输出区域反复配置而构成，其特征在于，
上述存储器部分和上述控制器配置于芯片内的中央部分，在芯片内的周边部分配置多个上述输出比特组，并将与在该周边部分配置的各输出比特线接线的各电源线和信号线布线，在上述芯片内的周边部分，将各该驱动器区域连接的上述各电源线和信号线沿各该驱动器区域配置。
2.如权利要求1的半导体装置，其特征在于，所述半导体装置构成显示驱动用驱动器，
上述驱动器配置在芯片内的周边部分，以使得由分别不同的输出比特组将各驱动器分成组。
3.如权利要求2的半导体装置，其特征在于，
各显示驱动用驱动器区域，由各显示驱动用阳极驱动器区域、和显示驱动用阴极驱动器区域构成。
4.如权利要求1到3的任何一项所述的半导体装置，其特征在于，上述各输出比特组围绕着上述存储器部分配置在其周边部分。
5.一种驱动器驱动用的半导体装置的图案布线方法，该驱动器通过将各个显示驱动用的驱动器区域、存储器部分、控制器配置在单个芯片上，该各个驱动器区域由各个不同的输出比特组构成，各个输出比特组由多个1比特的输出区域反复配置而构成，其特征在于，
将上述存储器部分和上述控制器配置于芯片内的中央部分，在芯片内的周边部分配置多个上述输出比特组，并将与在该周边部分配置的各输出比特线接线的各电源线和信号线布线，在上述芯片内的周边部分，将各该驱动器区域连接的上述各电源线和信号线，沿各该驱动器区域配置。
6.如权利要求5的半导体装置的图案布线方法，其特征在于，所述半导体装置构成显示驱动用驱动器，
将上述驱动器配置在芯片内的周边部分，以使得由分别不同的输出比特组将各驱动器分成组。
7.如权利要求6的半导体装置的图案布线方法，其特征在于，
由各显示驱动用阳极驱动器区域和显示驱动用阴极驱动器区域构成各显示驱动用驱动器区域。
8.如权利要求5至7的任何一项所述的半导体装置的图案布线方法，其特征在于，将上述各输出比特组围绕着上述存储器部分配置在其周边部分。
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