CN221008952U - 显示装置 - Google Patents

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金韩彩
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Abstract

一种显示装置，包括晶体管，该晶体管包括包含第一有源区和第二有源区的有源层，其中，第一有源区包括第一漏区、源区以及位于源区与第一漏区之间的第一沟道区，并且第二有源区包括源区、第二漏区以及位于源区与第二漏区之间的第二沟道区；栅绝缘层，在有源层上；第一电荷层和第二电荷层，限定在第一沟道区与栅绝缘层之间的界面处并且限定在第二沟道区与栅绝缘层之间的界面处，其中，第一电荷层与源区邻近，并且第二电荷层与第一漏区和第二漏区邻近并具有与第一电荷层的电荷相反的电荷。

Description

显示装置
技术领域
本实用新型的实施例涉及一种显示装置以及制造该显示装置的方法。
背景技术
老化工艺是通过预先在显示装置的制造工艺中将应力施加到晶体管即使在用户使用显示装置时也防止显示装置的晶体管的特性发生改变的工艺。
实用新型内容
在显示装置的制造工艺中的老化工艺期间，如果显示装置中的晶体管的阈值电压被偏移，那么晶体管的性能可能会降低，使得显示装置的性能可能会劣化。
实施例提供了一种具有改善的显示性能的显示装置。
实施例提供了一种用于制造具有改善的显示性能的显示装置的方法。
根据实施例的显示装置包括：基板；晶体管，设置在基板上，其中，晶体管包括包含第一有源区和第二有源区的有源层，其中，第一有源区包括第一漏区、源区和位于第一漏区与源区之间的第一沟道区，并且第二有源区包括源区、第二漏区和位于源区与第二漏区之间的第二沟道区；栅绝缘层，设置在有源层上；第一电荷层，限定在第一沟道区与栅绝缘层之间的界面处以与源区邻近并且限定在第二沟道区与栅绝缘层之间的界面处以与源区邻近；以及第二电荷层，限定在第一沟道区与栅绝缘层之间的界面处以与第一漏区邻近并且限定在第二沟道区与栅绝缘层之间的界面处以与第二漏区邻近，其中，第二电荷层具有与第一电荷层的电荷相反的电荷。
在实施例中，第二电荷层可以使晶体管的阈值电压在正方向和负方向中的一个方向上偏移，并且第一电荷层可以使晶体管的阈值电压在正方向和负方向中的另一方向上偏移。
在实施例中，第一电荷层和第二电荷层可以彼此间隔开。
在实施例中，晶体管可以进一步包括与第一沟道区重叠的第一栅电极以及与第二沟道区重叠的第二栅电极，并且第一栅电极与第二栅电极可以彼此电连接。
在实施例中，晶体管可以包括：第一子晶体管，由第一有源区和第一栅电极限定；以及第二子晶体管，由第二有源区和第二栅电极限定，并且第一子晶体管和第二子晶体管可以彼此连接。
在实施例中，当在基板的厚度方向上观察时，第一电荷层和第二电荷层中的每一个可以与第一栅电极和第二栅电极重叠。
在实施例中，第一漏区、源区和第二漏区中的每一个可以掺杂有P型杂质离子。
在实施例中，第一电荷层可以具有正电荷，并且第二电荷层可以具有负电荷。
在实施例中，第一漏区、源区和第二漏区中的每一个可以掺杂有N型杂质离子。
在实施例中，第一电荷层可以具有负电荷，并且第二电荷层可以具有正电荷。
在实施例中，有源层可以包括硅半导体。
根据实施例的制造显示装置的方法包括：在基板上形成包括第一有源区和第二有源区的有源层，其中，第一有源区包括第一漏区、源区和位于第一漏区与源区之间的第一沟道区，并且第二有源区包括源区、第二漏区和位于源区与第二漏区之间的第二沟道区；在有源层上形成栅绝缘层；在第一沟道区与栅绝缘层之间的界面处与源区邻近地并且在第二沟道区与栅绝缘层之间的界面处与源区邻近地形成第一电荷层；以及在第一沟道区与栅绝缘层之间的界面处与第一漏区邻近地并且在第二沟道区与栅绝缘层之间的界面处与第二漏区邻近地形成具有与第一电荷层的电荷相反的电荷的第二电荷层。
在实施例中，形成第一电荷层可以包括：通过使用掩模将离子选择性地注入到第一沟道区与栅绝缘层之间的界面处与源区邻近的区以及第二沟道区与栅绝缘层之间的界面处与源区邻近的区。
在实施例中，该方法可以进一步包括：在栅绝缘层上形成与第一沟道区重叠的第一栅电极和与第二沟道区重叠的第二栅电极，并且形成第一电荷层可以包括：向第一栅电极和第二栅电极中的每一个施加偏置电压。
在实施例中，形成第二电荷层可以包括：通过使用掩模将离子选择性地注入到第一沟道区与栅绝缘层之间的界面处与第一漏区邻近的区以及第二沟道区与栅绝缘层之间的界面处与第二漏区邻近的区。
在实施例中，该方法可以进一步包括：在栅绝缘层上形成与第一沟道区重叠的第一栅电极和与第二沟道区重叠的第二栅电极，并且形成第二电荷层可以包括：向第一栅电极和第二栅电极中的每一个施加偏置电压。
在实施例中，第一漏区、源区和第二漏区中的每一个可以掺杂有P型杂质离子，第一电荷层可以具有正电荷，并且第二电荷层可以有负电荷。
在实施例中，第一漏区、源区和第二漏区中的每一个可以掺杂有N型杂质离子，第一电荷层可以具有负电荷，并且第二电荷层可以具有正电荷。
在实施例中，第一电荷层和第二电荷层可以彼此间隔开。
在实施例中，有源层可以包括硅半导体。
根据实施例的显示装置可以包括：晶体管，包括有源层，该有源层包括包含第一漏区、源区和第一沟道区的第一有源区以及包含第二漏区、源区和第二沟道区的第二有源区；以及栅绝缘层，设置在有源层上。
在这种实施例中，显示装置可以进一步包括：第一电荷层和第二电荷层，限定在第一沟道区与第一栅绝缘层之间的界面处并且限定在第二沟道区与第一栅绝缘层之间的界面处。在这种实施例中，第一电荷层和第二电荷层可以具有彼此相反的电荷。在这种实施例中，第一电荷层和第二电荷层可以使晶体管的阈值电压在相反的方向上偏移，使得由老化工艺等引起的晶体管的阈值电压的偏移可以被有效地补偿。相应地，可以基本最小化或有效地防止像素的缺陷及成品率降低的发生，并且显示装置的显示性能可以被改善。
附图说明
通过以下结合附图进行的详细描述，将更清楚地理解说明性、非限制性的实施例。
图1是图示了根据实施例的显示装置的框图。
图2是图示了设置在图1的像素部分中的像素的电路图。
图3是图示了包括在图2的像素中的晶体管的平面图。
图4是沿图3的线I-I'截取的截面图。
图5至图8是图示了根据实施例的图1的显示装置的制造方法的截面图。
图9至图12是图示了根据可替代的实施例的图1的显示装置的制造方法的截面图。
图13至图15是图示了根据另一可替代的实施例的图1的显示装置的制造方法的截面图。
具体实施方式
现在将在下文中参考附图来更充分地描述本实用新型，在附图中示出了各种实施例。然而，本实用新型可以以许多不同的形式来实施，并且不应被解释为限于本文中所阐述的实施例。相反，提供这些实施例使得本公开将是透彻且完整的，并且将向本领域技术人员充分地传达本实用新型的范围。相同的附图标记自始至终指示相同的元件。
将理解的是，当元件被称为“在”另一元件“上”时，它可以直接在该另一元件上，或者在它们之间可以存在居间元件。相反，当元件被称为“直接在”另一元件“上”时，则不存在居间元件。
将理解的是，尽管本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、部件、区域、层和/或区段，但是这些元件、部件、区域、层和/或区段不应受到这些术语的限制。这些术语仅被用于将一个元件、部件、区域、层或区段与另一元件、部件、区域、层或区段区分开。因此，下面所讨论的第一元件、部件、区域、层或区段可以被称为第二元件、部件、区域、层或区段，而不背离本文中的教导。
本文中所使用的术语仅用于描述特定实施例的目的，而并不旨在加以限制。如在本文中所使用的，“一”、“该(所述)”和“至少一个”不表示数量的限制，并且旨在包括单数和复数，除非上下文另有明确指示。例如，“一元素”具有与“至少一个元素”相同的含义，除非上下文另有明确指示。“至少一个”不应被解释为限于“一”或“一个”。“或”意指“和/或”。如在本文中所使用的，术语“和/或”包括相关所列项目中的一个或多个的任何和所有的组合。将进一步理解的是，当在本说明书中使用时，术语“包括”和/或“包含”指明所陈述的特征、区域、整体、步骤、操作、元件和/或部件的存在，但并不排除一个或多个其它的特征、区域、整体、步骤、操作、元件、部件和/或它们的组的存在或添加。
此外，可以在本文中使用诸如“下”或“底”以及“上”或“顶”之类的相对术语来描述如在图中所图示的一个元件与另一元件之间的关系。将理解的是，除了图中所描绘的定向之外，相对术语旨在涵盖装置的不同定向。例如，如果在多个图中的一个中的装置被翻转，则被描述为在其它元件“下”侧的元件将随之被定向在其它元件“上”侧。因此，取决于图的特定定向，术语“下”可以包括“下”和“上”两个定向。类似地，如果在多个图中的一个中的装置被翻转，则被描述为在其它元件“下方”或“下面”的元件将随之被定向在其它元件“上方”。因此，术语“下方”或“下面”可以涵盖上方和下方两种定向。
除非另有限定，否则在本文中所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常所理解的含义相同的含义。将进一步理解的是，诸如在常用词典中限定的那些术语应被解释为具有与它们在相关领域和本公开的上下文中的含义相一致的含义，并且将不以理想化或过于正式的意义来加以解释，除非在本文中明确地如此限定。
本文参考是理想化的实施例的示意性图示的截面图示来描述各实施例。因此，可以预期由于例如制造技术和/或公差而导致的图示形状的变化。因此，在本文中所描述的实施例不应被解释为限于在本文中所图示的区域的特定形状，而是包括例如由于制造引起的形状的偏差。例如，被图示或描述为平坦的区域通常可以具有粗糙和/或非线性的特征。此外，所图示的尖角可以被倒圆。因此，图中所图示的区域本质上是示意性的，并且它们的形状不旨在图示区域的精确形状，并且也不旨在限制本实用新型的范围。
图1是图示了根据实施例的显示装置的框图。
参考图1，显示装置10的实施例可以包括像素部分100、数据驱动电路(或数据驱动器)200、栅驱动电路(或栅驱动器)300、发光驱动电路(或发射驱动器)400以及控制器500。
像素部分100可以包括多个像素PX。像素PX中的每一个可以发射具有预设颜色的光。像素部分100可以具有RGBG像素结构，并且像素PX中的每一个可以发射红光、绿光或蓝光。像素PX中的每一个可以包括像素电路(例如，图2的像素电路PC)和发光器件(例如，图2的发光器件LD)。像素PX中的每一个可以通过像素电路来驱动。
在实施例中，数据驱动电路200可以用一个或多个集成电路(IC)来实现。在可替代的实施例中，数据驱动电路200可以被安装在像素部分100上，或者可以被集成在像素部分100的外围部分中。
数据驱动电路200可以基于输出图像数据ODAT和数据控制信号DCTRL来生成数据电压DATA。在实施例中，例如，数据驱动电路200可以生成与输出图像数据ODAT相对应的数据电压DATA，并且响应于数据控制信号DCTRL来输出数据电压DATA。数据驱动电路200可以通过数据线DL来输出数据电压DATA。在实施例中，例如，数据驱动电路200可以通过数据线DL将数据电压DATA输出到像素PX。
输出图像数据ODAT可以是在像素部分100中显示的图像的RGB数据，并且数据控制信号DCTRL可以包括输出数据使能信号、水平起始信号和负载信号。
栅驱动电路300可以基于栅控制信号GCTRL来生成栅信号GS。栅信号GS可以是时钟信号。栅信号GS可以具有用于使晶体管导通的导通电压和用于使晶体管截止的截止电压。栅驱动电路300可以通过栅线GL来顺序地输出栅信号GS。在实施例中，例如，栅驱动电路300可以通过栅线GL将栅信号GS输出到像素PX。栅控制信号GCTRL可以包括垂直起始信号和时钟信号。在实施例中，栅驱动电路300可以被安装在像素部分100上，或者可以被集成在像素部分100的外围部分中。在可替代的实施例中，栅驱动电路300可以被实现为一个或多个IC。
发光驱动电路400可以基于发光控制信号ECTRL来生成发光驱动信号EM。发光驱动信号EM可以是时钟信号，并且可以具有导通电压和截止电压。发光驱动电路400可以顺序地输出发光驱动信号EM。发光控制信号ECTRL可以包括垂直起始信号和时钟信号。在实施例中，发光驱动电路400可以被安装在像素部分100上，或者可以被集成在像素部分的外围部分100中。在可替代的实施例中，发光驱动电路400可以被实现为一个或多个IC。
控制器500(例如，时序控制器)可以从外部主处理器(例如，图形处理单元(GPU))接收输入图像数据IDAT和控制信号CTRL。在实施例中，例如，输入图像数据IDAT可以是包括红色图像数据、绿色图像数据和蓝色图像数据的RGB数据。控制器500可以基于输入图像数据IDAT和控制信号CTRL来生成栅控制信号GCTRL、数据控制信号DCTRL和输出图像数据ODAT。
第一电压ELVDD可以被施加到像素部分100。第一电压ELVDD可以通过电力线被施加到像素部分100。第二电压ELVSS(例如，低电力供应电压)可以被施加到像素部分100。第二电压ELVSS可以通过公共电极被施加到像素部分100。晶体管初始化电压VINT和阳极初始化电压AINT可以被施加到像素部分100。
图2是图示了设置在图1的像素部分中的像素的电路图。在实施例中，例如，像素PX中的每一个可以包括发光器件LD以及用于驱动发光器件LD的像素电路PC。
参考图2，像素电路PC的实施例可以包括第一至第七晶体管T1、T2、T3、T4、T5、T6和T7以及存储电容器CST。
第一晶体管T1可以包括第一栅端子、第一源端子和第一漏端子。第一晶体管T1的第一源端子可以接收数据电压DATA。第一晶体管T1的第一漏端子可以通过第六晶体管T6被电连接到发光器件LD。第一晶体管T1可以生成驱动电流ID。第一晶体管T1可以将驱动电流ID传输到发光器件LD。
第二晶体管T2可以响应于第一栅信号GW而被导通或截止。在例如其中第二晶体管T2是P沟道晶体管(例如，P沟道金属氧化物半导体(PMOS)晶体管)的实施例中，当第一栅信号GW具有正电压电平时，第二晶体管T2可以被截止，并且当第一栅信号GW具有负电压电平时，第二晶体管T2可以被导通。
在实施例中，第三晶体管T3可以具有双晶体管结构。在实施例中，例如，第三晶体管T3可以包括第一子晶体管T3_1和第二子晶体管T3_2。第一子晶体管T3_1和第二子晶体管T3_2可以彼此连接。
第三晶体管T3的第一子晶体管T3_1和第二子晶体管T3_2可以接收第一栅信号GW。在其中第三晶体管T3具有双晶体管结构的这种实施例中，第三晶体管T3的可靠性可以被改善。
第三晶体管T3可以响应于第一栅信号GW而被导通或截止。在例如其中第三晶体管T3是P沟道晶体管(例如，PMOS晶体管)的实施例中，当第一栅信号GW具有正电压电平时，第三晶体管T3可以被截止，并且当第一栅信号GW具有负电压电平时，第三晶体管T3可以被导通。在其中第三晶体管T3响应于第一栅信号GW而被导通的时段期间，第三晶体管T3可以二级管连接第一晶体管T1。相应地，第三晶体管T3可以补偿第一晶体管T1的阈值电压。
在实施例中，第四晶体管T4可以具有双晶体管结构。在实施例中，例如，第四晶体管T4可以包括第三子晶体管T4_1和第四子晶体管T4_2。第三子晶体管T4_1和第四子晶体管T4_2可以彼此连接。
第四晶体管T4可以被连接到第三晶体管T3以及第一晶体管T1的第一栅端子。第三子晶体管T4_1可以被连接到存储电容器CST以及第三晶体管T3的第一子晶体管T3_1。第四子晶体管T4_2可以接收晶体管初始化电压VINT。
第四晶体管T4的第三子晶体管T4_1和第四子晶体管T4_2可以接收第二栅信号GI。在本文中，第二栅信号GI可以被称为初始化栅信号。在第四晶体管T4具有双晶体管结构的这种实施例中，第四晶体管T4的可靠性可以被改善。第四晶体管T4可以将第一晶体管T1的第一栅端子和传输晶体管初始化电压VINT的线连接。
第四晶体管T4可以响应于第二栅信号GI而被导通或截止。在例如其中第四晶体管T4是P沟道晶体管或PMOS晶体管的实施例中，当第二栅信号GI具有正电压电平时，第四晶体管T4可以被截止，并且当第二栅信号GI具有负电压电平时，第四晶体管T4可以被导通。
在第四晶体管T4响应于第二栅信号GI而被导通的时段期间，第一晶体管T1的第一栅端子可以被电连接到传输晶体管初始化电压VINT的线。相应地，第四晶体管T4可以响应于第二栅信号GI将晶体管初始化电压VINT传输到第一晶体管T1的第一栅端子。
第五晶体管T5可以接收发光驱动信号EM。第五晶体管T5可以接收第一电压ELVDD。第五晶体管T5可以被连接到第一晶体管T1的第一源端子。当第五晶体管T5响应于发光驱动信号EM而被导通时，第五晶体管T5可以将第一电压ELVDD提供到第一晶体管T1。
第六晶体管T6可以接收发光驱动信号EM。第六晶体管T6可以被连接到第一晶体管T1的第一漏端子。第六晶体管T6可以被连接到发光器件LD。当第六晶体管T6响应于发光驱动信号EM而被导通时，第六晶体管T6可以将驱动电流ID提供到发光器件LD。在本文中，第五晶体管T5和第六晶体管T6中的每一个可以被称为发光控制晶体管。
第七晶体管T7可以接收第三栅信号GB。例如，第三栅信号GB可以被称为旁路栅信号。第七晶体管T7可以被连接到发光器件LD。第七晶体管T7可以接收阳极初始化电压AINT。当第七晶体管T7响应于第三栅信号GB而被导通时，第七晶体管T7可以将阳极初始化电压AINT提供到发光器件LD。相应地，第七晶体管T7可以用阳极初始化电压AINT来初始化发光器件LD。在本文中，第七晶体管T7可以被称为阳极初始化晶体管。
存储电容器CST可以包括第一端子和第二端子。存储电容器CST的第一端子可以被连接到第一晶体管T1，并且存储电容器CST的第二端子可以接收第一电压ELVDD。存储电容器CST可以在第一栅信号GW的非激活时段期间维持第一晶体管T1的第一栅端子的电压电平。
发光器件LD可以包括第一端子(例如，阳极端子)和第二端子(例如，阴极端子)。发光器件LD的第一端子可以被连接到第六晶体管T6以接收驱动电流ID，并且第二端子可以接收第二电压ELVSS。发光器件LD可以生成具有与驱动电流ID相对应的亮度的光。
图2示出了根据实施例的像素电路PC与发光器件LD之间的连接结构，并且像素电路PC与发光器件LD之间的连接结构可以进行各种改变或修改。
图3是图示了包括在图2的像素中的晶体管的平面图。图4是沿图3的线I-I'截取的截面图。例如，图3和图4的晶体管可以对应于图2的第三晶体管T3。
参考图3和图4，像素PX中的每一个可以包括基板SUB、缓冲层BFR、第一栅绝缘层IL1、第一电荷层CL1、第二电荷层CL2、第三晶体管T3和第二栅绝缘层IL2。第三晶体管T3可以包括有源层ACT和栅电极GE。
基板SUB可以包括玻璃或塑料等。在实施例中，基板SUB可以包括柔性材料，并且因此，基板SUB可以具有柔性性质。在实施例中，基板SUB可以具有其中第一聚酰亚胺层、第一隔离层、第二聚酰亚胺层和第二隔离层被一个接一个地顺序地堆叠的多层结构。
缓冲层BFR可以被设置在基板SUB上。缓冲层BFR可以防止金属原子或杂质从基板SUB扩散到晶体管(例如，第三晶体管T3)中。在实施例中，缓冲层BFR可以包括无机绝缘材料。在这种实施例中，缓冲层BFR的无机绝缘材料可以包括选自氧化硅、氮化硅和氮氧化硅中的至少一种。这些可以被单独使用或者彼此组合使用。此外，缓冲层BFR可以由单层或多层形成(或由单层或多层限定)，也就是说，可以具有单层结构或多层结构。
有源层ACT可以被设置在缓冲层BFR上。有源层ACT可以包括无机半导体(例如，氧化物半导体)或有机半导体。在实施例中，有源层ACT可以包括硅半导体。在实施例中，例如，有源层ACT可以包括多晶硅。
有源层ACT可以包括第一有源区AA1和第二有源区AA2。第一有源区AA1可以包括第一漏区DA1、源区SA以及位于第一漏区DA1与源区SA之间的第一沟道区CA1。第二有源区AA2可以包括第二漏区DA2、源区SA以及位于第二漏区DA2与源区SA之间的第二沟道区CA2。在这种实施例中，第一有源区AA1和第二有源区AA2可以共享源区SA。
在实施例中，第一有源区AA1可以用作第三晶体管T3的第一子晶体管T3_1的半导体图案。第二有源区AA2可以用作第三晶体管T3的第二子晶体管T3_2的半导体图案。
在实施例中，第一漏区DA1、源区SA和第二漏区DA2中的每一个可以掺杂有P型杂质离子。在可替代的实施例中，第一漏区DA1、源区SA和第二漏区DA2中的每一个可以掺杂有N型杂质离子。
第一栅绝缘层IL1可以被设置在有源层ACT上。在实施例中，第一栅绝缘层IL1可以覆盖有源层ACT(或遍及有源层ACT设置)。在实施例中，第一栅绝缘层IL1可以包括无机绝缘材料。在这种实施例中，第一栅绝缘层IL1的无机绝缘材料可以包括选自氧化硅、氮化硅和氮氧化硅中的至少一种。这些可以被单独使用或者彼此组合使用。在实施例中，例如，第一栅绝缘层IL1可以包括氧化硅。
栅电极GE可以被设置在第一栅绝缘层IL1上。在实施例中，栅电极GE可以包括金属、合金、金属氮化物、导电金属氧化物或透明导电材料等。
在实施例中，当第三晶体管T3具有双晶体管结构时，第三晶体管T3可以包括双结构的栅电极GE。在实施例中，例如，栅电极GE可以包括与第一有源区AA1重叠的第一栅电极GE1以及与第二有源区AA2重叠的第二栅电极GE2。在这种实施例中，第一栅电极GE1可以与第一有源区AA1的第一沟道区CA1重叠，并且第二栅电极GE2可以与第二有源区AA2的第二沟道区CA2重叠。第一栅电极GE1和第二栅电极GE2可以彼此电连接。
第一有源区AA1和第一栅电极GE1可以形成(或共同限定)第三晶体管T3的第一子晶体管T3_1，并且第二有源区AA2和第二栅电极GE2可以形成(或共同限定)第三晶体管T3的第二子晶体管T3_2。相同的信号可以被施加到第一栅电极GE1和第二栅电极GE2。在实施例中，例如，图2中所示出的第一栅信号GW可以被施加到第一栅电极GE1和第二栅电极GE2。
第二栅绝缘层IL2可以被设置在栅电极GE被设置在其上的第一栅绝缘层IL1上。第二栅绝缘层IL2可以覆盖栅电极GE。在实施例中，第二栅绝缘层IL2可以包括无机绝缘材料。在这种实施例中，第二栅绝缘层IL2的无机绝缘材料可以包括选自氧化硅、氮化硅和氮氧化硅中的至少一种。这些可以被单独使用或者彼此组合使用。在实施例中，例如，第二栅绝缘层IL2可以包括氮化硅。
第一电荷层CL1和第二电荷层CL2可以被限定在有源层ACT与第一栅绝缘层IL1之间的界面处。在实施例中，例如，第一电荷层CL1和第二电荷层CL2可以被限定在第一沟道区CA1与第一栅绝缘层IL1之间的界面处以及第二沟道区CA2与第一栅绝缘层IL1之间的界面处。
在实施例中，第一电荷层CL1可以在第一沟道区CA1与第一栅绝缘层IL1之间的界面处被限定在与源区SA邻近的区中(或被限定为与源区SA邻近)，并且在第二沟道区CA2与第一栅绝缘层IL1之间的界面处被限定在与源区SA邻近的区中(或被限定为与源区SA邻近)。第二电荷层CL2可以在第一沟道区CA1与第一栅绝缘层IL1之间的界面处被限定在与第一漏区DA1邻近的区中并且在第二沟道区CA2与第一栅绝缘层IL1之间的界面处被限定在与第二漏区DA2邻近的区中。
在实施例中，第一电荷层CL1和第二电荷层CL2可以彼此间隔开。在平面上或者当在基板SUB的厚度方向上观察时，第一电荷层CL1和第二电荷层CL2可以与栅电极GE重叠。在这种实施例中，限定在第一沟道区CA1与第一栅绝缘层IL1之间的界面处的第一电荷层CL1和第二电荷层CL2可以与第一栅电极GE1重叠。此外，限定在第二沟道区CA2与第一栅绝缘层IL1之间的界面处的第一电荷层CL1和第二电荷层CL2可以与第二栅电极GE2重叠。
相应地，第一电荷层CL1和第二电荷层CL2被限定为对应于第三晶体管T3的第一子晶体管T3_1和第二子晶体管T3_2中的每一个。
第一电荷层CL1的电荷和第二电荷层CL2的电荷可以彼此相反。在实施例中，例如，如在图4中所示出的，在第一漏区DA1、源区SA和第二漏区DA2中的每一个掺杂有P型杂质离子的情况下，第一电荷层CL1可以具有正电荷，并且第二电荷层CL2可以具有负电荷。尽管未示出，但是在可替代的实施例中，在第一漏区DA1、源区SA和第二漏区DA2中的每一个掺杂有N型杂质离子的情况下，第一电荷层CL1可以具有负电荷，并且第二电荷层CL2可以具有正电荷。
在第一电荷层CL1和第二电荷层CL2具有正电荷的实施例中，第一电荷层CL1和第二电子层CL2中的每一个可以被限定为其中空穴被捕获在第一栅绝缘层IL1的晶格中的区。在其中第一电荷层CL1和第二电荷层CL2具有负电荷的实施例中，第一电荷层CL1和第二电子层CL2中的每一个可以被限定为其中电子被捕获在第一栅绝缘层IL1的晶格中的区。
在实施例中，第一电荷层CL1使第三晶体管T3的阈值电压偏移的方向和第二电荷层CL2使第三晶体管T3的阈值电位偏移的方向可以彼此相反。在实施例中，例如，第一电荷层CL1使第一子晶体管T3_1的阈值电压偏移的方向和第二电荷层CL2使第一子晶体T3_1的阈值电压偏移的方向可以彼此相反。此外，第一电荷层CL1使第二子晶体管T3_2的阈值电压偏移的方向和第二电荷层CL2使第二子晶体管T3_2的阈值电压偏移的方向可以彼此相反。
在实施例中，如在图4中所示出的，其中第一漏区DA1、源区SA和第二漏区DA2中的每一个掺杂有P型杂质离子，第一电荷层CL1具有正电荷，并且第二电荷层CL2具有负电荷，第三晶体管T3的阈值电压可以通过第二电荷层CL2在正方向上偏移，并且可以通过第一电荷层CL1在负方向上偏移。
尽管未示出，但是在其中第一漏区DA1、源区SA和第二漏区DA2中的每一个掺杂有N型杂质离子的可替代的实施例中，第一电荷层CL1具有负电荷，并且第二电荷层CL2具有正电荷，第三晶体管T3的阈值电压可以通过第二电荷层CL2在负方向上偏移，并且可以通过第一电荷层CL1在正方向上偏移。
在这种实施例中，由于第一电荷层CL1和第二电荷层CL2使第三晶体管T3的阈值电压在相反方向上偏移，因此由于老化工艺等引起的第三晶体管T3的阈值电压的偏移可以被有效地补偿。相应地，可以基本最小化或有效地防止像素PX的缺陷及成品率降低的发生，使得显示装置10的显示性能可以被改善。
尽管图3和图4为了便于图示和描述仅示出了图2的第三晶体管T3的结构，但是图2的第四晶体管T4的截面结构也可以与图4中所示出的第三晶体管T3的截面结构基本相同。
图5至图8是图示了根据实施例的图1的显示装置的制造方法的截面图。具体地，图5至图8可以是图示了显示装置10的制造工艺当中的形成图3和图4的第三晶体管T3的工艺的实施例的截面图。
参考图5，在显示装置10的制造方法的实施例中，包括透明或不透明的材料的基板SUB可以被提供或准备。缓冲层BFR可以被形成(提供)在基板SUB上。在实施例中，缓冲层BFR可以包括无机材料。有源层ACT可以被形成在缓冲层BFR上。在实施例中，有源层ACT可以包括硅半导体。在实施例中，例如，在将非晶硅层形成在缓冲层BFR上之后，非晶硅可以被结晶以形成多晶硅层。
有源层ACT可以包括第一有源区AA1和第二有源区AA2。第一有源区AA1可以包括第一漏区DA1、源区SA以及位于第一漏区DA1与源区SA之间的第一沟道区CA1。第二有源区AA2可以包括第二漏区DA2、源区SA以及位于第二漏区DA2与源区SA之间的第二沟道区CA2。
第一栅绝缘层IL1可以被形成在有源层ACT上。在实施例中，第一栅绝缘层IL1可以具有包括氧化硅的单层结构。
参考图6，第一电荷层CL1可以在第一沟道区CA1与第一栅绝缘层IL1之间的界面处被形成在与源区SA邻近的区中并且在第二沟道区CA2与第一栅绝缘层IL1之间的界面处被形成在与源区SA邻近的区中。
在实施例中，如在图6中所示出的，当第一漏区DA1、源区SA和第二漏区DA2中的每一个掺杂有P型杂质离子时，第一电荷层CL1可以被形成为具有正电荷。尽管未示出，但是在可替代的实施例中，当第一漏区DA1、源区SA和第二漏区DA2中的每一个掺杂有N型杂质离子时，第一电荷层CL1可以被形成为具有负电荷。
在实施例中，第一电荷层CL1可以通过离子注入工艺来形成。在实施例中，例如，用于形成第一电荷层CL1的离子注入工艺可以使用放置在第一栅绝缘层IL1上的掩模MSK来执行。在实施例中，例如，第一电荷层CL1可以通过使用掩模MSK将离子ION选择性地注入到第一沟道区CA1与第一栅绝缘层IL1之间的界面处与源区SA邻近的区以及第二沟道区CA2与第一栅绝缘层IL1之间的界面处与源区SA邻近的区来形成。
在实施例中，如在图6中所示出的，当离子ION是阳离子时，第一电荷层CL1可以被形成为具有正电荷。尽管未示出，但是在可替代的实施例中，当离子ION是阴离子时，第一电荷层CL1可以被形成为具有负电荷。
在实施例中，掩模MSK可以是硬掩模。然而，本实用新型不限于此，并且在可替代的实施例中，保留在第一栅绝缘层IL1上的光致抗蚀剂图案或金属图案可以用作掩模MSK。
参考图7，栅电极GE可以被形成在第一栅绝缘层IL1上。栅电极GE可以包括与第一有源区AA1重叠的第一栅电极GE1以及与第二有源区AA2重叠的第二栅电极GE2。在实施例中，第一栅电极GE1可以与第一有源区AA1的第一沟道区CA1重叠，并且第二栅电极GE2可以与第二有源区AA2的第二沟道区CA2重叠。
相应地，在这种实施例中，由第一有源区AA1和第一栅电极GE1限定的第一子晶体管T3_1可以被形成，并且由第二有源区AA2和第二栅电极GE2限定的第二子晶体管T3_2可以被形成。相应地，包括第一子晶体管T3_1和第二子晶体管T3_2的第三晶体管T3可以被形成。在这种实施例中，第三晶体管T3可以具有双晶体管结构。第一子晶体管T3_1和第二子晶体管T3_2可以彼此连接。
在实施例中，第一栅电极GE1和第二栅电极GE2中的每一个可以与第一电荷层CL1重叠。相应地，第一电荷层CL1可以被限定为对应于第三晶体管T3的第一子晶体管T3_1和第二子晶体管T3_2中的每一个。
参考图8，第二电荷层CL2可以在第一沟道区CA1与第一栅绝缘层IL1之间的界面处被形成在与第一漏区DA1邻近的区中并且在第二沟道区CA2与第一栅绝缘层IL1之间的界面处被形成在与第二漏区DA2邻近的区中。
第二电荷层CL2可以具有与第一电荷层CL1的电荷相反的电荷。在实施例中，例如，如在图8中所示出的，当第一电荷层CL1具有正电荷时，第二电荷层CL2可以具有负电荷。尽管未示出，但是在可替代的实施例中，当第一电荷层CL1具有负电荷时，第二电荷层CL2可以具有正电荷。在实施例中，第二电荷层CL2可以被形成为与第一电荷层CL1间隔开。
在实施例中，第二电荷层CL2可以被形成为与第一栅电极GE1和第二栅电极GE2中的每一个重叠。相应地，第二电荷层CL2可以被限定为对应于第三晶体管T3的第一子晶体管T3_1和第二子晶体管T3_2中的每一个。
在实施例中，第二电荷层CL2可以通过将第一偏置电压V1施加到栅电极GE来形成。
在实施例中，例如，如在图8中所示出的，由于将比第一漏区DA1和第二漏区DA2的偏置电压高的偏置电压施加到栅电极GE，因此具有负电荷的第二电荷层CL2可以在第一沟道区CA1与第一栅绝缘层IL1之间的界面处被形成在与第一漏区DA1邻近的区中并且在第二沟道区CA2与第一栅绝缘层IL1之间的界面处被形成在与第二漏区DA2邻近的区中。
尽管未示出，但是在可替代的实施例中，由于将比第一漏区DA1和第二漏区DA2的偏置电压低的偏置电压施加到栅电极GE，因此具有正电荷的第二电荷层CL2可以在第一沟道区CA1与第一栅绝缘层IL1之间的界面处被形成在与第一漏区DA1邻近的区中并且在第二沟道区CA2与第一栅绝缘层IL1之间的界面处被形成在与第二漏区DA2邻近的区中。
在实施例中，如以上所描述的，第一电荷层CL1和第二电荷层CL2可以使第三晶体管T3的阈值电压在相反的方向上偏移。相应地，由于老化工艺等引起的第三晶体管T3的阈值电压的偏移可以被有效地补偿，使得可以基本最小化或有效地防止像素PX的缺陷及成品率降低的发生，并且显示装置10的显示性能可以被改善。
此后，如在图4中所示出的，第二栅绝缘层IL2可以被形成在第一栅绝缘层IL1上以覆盖栅电极GE。在实施例中，第二栅绝缘层IL2可以具有包括氮化硅的单层结构。
图9至图12是图示了根据可替代的实施例的图1的显示装置的制造方法的截面图。具体地，图9至图12可以是图示了显示装置10的制造工艺当中的形成图3和图4的第三晶体管T3的工艺的可替代的实施例的截面图。
参考图9至图12，除了形成第二电荷层CL2的工艺之外，显示装置10的制造方法的可替代的实施例可以与参考图5至图8描述的显示装置10的制造方法的实施例基本相同。因此，将省略或简化对与以上描述的元件相同或相似的元件的任何重复的详细描述。
参考图9和图10，在显示装置10的制造方法的实施例中，缓冲层BFR可以被形成在基板SUB上。有源层ACT可以被形成在缓冲层BFR上。第一栅绝缘层IL1可以被形成在有源层ACT上。此后，通过使用离子注入工艺，第一电荷层CL1可以被形成在有源层ACT与第一栅绝缘层IL1之间的界面处。第一电荷层CL1可以在第一沟道区CA1与第一栅绝缘层IL1之间的界面处被形成在与源区SA邻近的区中并且在第二沟道区CA2与第一栅绝缘层IL1之间的界面处被形成在与源区SA邻近的区中。
参考图11，第二电荷层CL2可以通过离子注入工艺来形成。在实施例中，例如，用于形成第二电荷层CL2的离子注入工艺可以使用放置在第一栅绝缘层IL1上的掩模MSK来执行。在实施例中，例如，第二电荷层CL2可以通过使用掩模MSK将离子ION选择性地注入到第一沟道区CA1与第一栅绝缘层IL1之间的界面处与第一漏区DA1邻近的区以及第二沟道区CA2与第一栅绝缘层IL1之间的界面处与第二漏区DA2邻近的区来形成。
在实施例中，如在图11中所示出的，当离子ION是阴离子时，第二电荷层CL2可以被形成为具有负电荷。尽管未示出，但是在可替代的实施例中，当离子ION是阳离子时，第二电荷层CL2可以被形成为具有正电荷。
在实施例中，掩模MSK可以是硬掩模。然而，本实用新型不限于此，并且在可替代的实施例中，保留在第一栅绝缘层IL1上的光致抗蚀剂图案或金属图案可以用作掩模MSK。
此后，参考图12，栅电极GE可以被形成在第一栅绝缘层IL1上。
图13至图15是图示了根据另一可替代的实施例的图1的显示装置的制造方法的截面图。具体地，图13至图15可以是图示了显示装置10的制造工艺当中的形成图3和图4的第三晶体管T3的工艺的另一可替代的实施例的截面图。
参考图13至图15，除了形成第一电荷层CL1的工艺之外，显示装置10的制造方法的另一可替代的实施例可以与参考图5至图8描述的显示装置10的制造方法的实施例基本相同。因此，将省略或简化对与以上描述的元件相同或相似的元件的任何重复的详细描述。
参考图13，在显示装置10的制造方法的实施例中，缓冲层BFR可以被形成在基板SUB上。有源层ACT可以被形成在缓冲层BFR上。第一栅绝缘层IL1可以被形成在有源层ACT上。此后，栅电极GE可以被形成在第一栅绝缘层IL1上。
参考图14，在实施例中，第一电荷层CL1可以通过将第二偏置电压V2施加到栅电极GE来形成。
在实施例中，例如，如在图14中所示出的，由于将比源区SA的偏置电压低的偏置电压施加到栅电极GE，因此具有正电荷的第一电荷层CL1可以在第一沟道区CA1与第一栅绝缘层IL1之间的界面处被形成在与源区SA邻近的区中并且在第二沟道区CA2与第一栅绝缘层IL1之间的界面处被形成在与源区SA邻近的区中。
尽管未示出，但是在可替代的实施例中，由于将比源区SA的偏置电压高的偏置电压施加到栅电极GE，因此具有负电荷的第一电荷层CL1可以在第一沟道区CA1与第一栅绝缘层IL1之间的界面处被形成在与源区SA邻近的区中并且在第二沟道区CA2与第一栅绝缘层IL1之间的界面处被形成在与源区SA邻近的区中。
此后，参考图15，由于将第一偏置电压V1施加到栅电极GE，因此第二电荷层CL2可以在第一沟道区CA1与第一栅绝缘层IL1之间的界面处被形成在与第一漏区DA1邻近的区中并且在第二沟道区CA2与第一栅绝缘层IL1之间的界面处被形成在与第二漏区DA2邻近的区中。
本实用新型不应被解释为限于在本文中所阐述的实施例。相反，提供这些实施例使得本公开将是透彻且完整的，并且将向本领域技术人员充分地传达本实用新型的构思。
尽管已经参考本实用新型的实施例具体地示出并描述了本实用新型，但是本领域普通技术人员将理解的是，可以在形式和细节上进行各种改变，而不背离由权利要求所限定的本实用新型的精神或范围。

Claims (10)

1.一种显示装置，包括：
基板；
晶体管，设置在所述基板上，其中，所述晶体管包括包含第一有源区和第二有源区的有源层，其中，所述第一有源区包括第一漏区、源区和位于所述第一漏区与所述源区之间的第一沟道区，并且所述第二有源区包括所述源区、第二漏区和位于所述源区与所述第二漏区之间的第二沟道区；
栅绝缘层，设置在所述有源层上；
第一电荷层，限定在所述第一沟道区与所述栅绝缘层之间的界面处以与所述源区邻近并且限定在所述第二沟道区与所述栅绝缘层之间的界面处以与所述源区邻近；以及
第二电荷层，限定在所述第一沟道区与所述栅绝缘层之间的所述界面处以与所述第一漏区邻近并且限定在所述第二沟道区与所述栅绝缘层之间的所述界面处以与所述第二漏区邻近，其中，所述第二电荷层具有与所述第一电荷层的电荷相反的电荷。
2.根据权利要求1所述的显示装置，其中，所述第二电荷层使所述晶体管的阈值电压在正方向和负方向中的一个方向上偏移，并且所述第一电荷层使所述晶体管的所述阈值电压在所述正方向和所述负方向中的另一方向上偏移。
3.根据权利要求1所述的显示装置，其中，所述第一电荷层和所述第二电荷层彼此间隔开。
4.根据权利要求1所述的显示装置，其中，所述晶体管进一步包括与所述第一沟道区重叠的第一栅电极以及与所述第二沟道区重叠的第二栅电极，并且
其中，所述第一栅电极和所述第二栅电极彼此电连接。
5.根据权利要求4所述的显示装置，其中，所述晶体管包括：
第一子晶体管，由所述第一有源区和所述第一栅电极限定；以及
第二子晶体管，由所述第二有源区和所述第二栅电极限定，并且
其中，所述第一子晶体管和所述第二子晶体管彼此连接。
6.根据权利要求4所述的显示装置，其中，当在所述基板的厚度方向上观察时，所述第一电荷层和所述第二电荷层中的每一个与所述第一栅电极和所述第二栅电极重叠。
7.根据权利要求1至6中任一项所述的显示装置，其中，所述第一漏区、所述源区和所述第二漏区中的每一个掺杂有P型杂质离子。
8.根据权利要求7所述的显示装置，其中，所述第一电荷层具有正电荷，并且所述第二电荷层具有负电荷。
9.根据权利要求1至6中任一项所述的显示装置，其中，所述第一漏区、所述源区和所述第二漏区中的每一个掺杂有N型杂质离子。
10.根据权利要求9所述的显示装置，其中，所述第一电荷层具有负电荷，并且所述第二电荷层具有正电荷。
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