JPH04364067A - ＢｉＣＭＯＳ半導体装置 - Google Patents
ＢｉＣＭＯＳ半導体装置Info
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- JPH04364067A JPH04364067A JP13886991A JP13886991A JPH04364067A JP H04364067 A JPH04364067 A JP H04364067A JP 13886991 A JP13886991 A JP 13886991A JP 13886991 A JP13886991 A JP 13886991A JP H04364067 A JPH04364067 A JP H04364067A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はバイポーラトランジス
タとＣＭＯＳ（相補型電界効果）トランジスタとを同一
の半導体チップ上に混載したＢｉＣＭＯＳ半導体装置に
関し、特に、耐電圧を低下させることなく多電源系の回
路を構成し得るＢｉＣＭＯＳ半導体装置に間するもので
ある。
タとＣＭＯＳ（相補型電界効果）トランジスタとを同一
の半導体チップ上に混載したＢｉＣＭＯＳ半導体装置に
関し、特に、耐電圧を低下させることなく多電源系の回
路を構成し得るＢｉＣＭＯＳ半導体装置に間するもので
ある。
【０００２】
【従来の技術】近年、バイポーラデバイスの高速性およ
び高駆動能力性の長所とＣＭＯＳデバイスの高集積性お
よび低消費電力性の長所とを兼ね備えたデジタル・アナ
ログ混載型のＢｉＣＭＯＳデバイスが注目されている。
び高駆動能力性の長所とＣＭＯＳデバイスの高集積性お
よび低消費電力性の長所とを兼ね備えたデジタル・アナ
ログ混載型のＢｉＣＭＯＳデバイスが注目されている。
【０００３】図９を参照して、先行技術によるＢｉＣＭ
ＯＳデバイスの一例が概略的な断面図で示されている。 このＢｉＣＭＯＳデバイスにおいて、ｐ半導体基板１上
にｎ＋ 埋込層２とｐ＋ 埋込層３が形成されている。 これらの埋込層２，３および基板１を覆うように、ｎエ
ピタキシャル層４が形成されている。ｎエピタキシャル
層４内には、ｐ− ウェル層５が形成されている。エピ
タキシャル層４上には、フィールド酸化膜１３が形成さ
れており、フィールド酸化膜１３の下には、ｐ＋ チャ
ンネルカット領域７が形成されている。エピタキシャル
層４内のｎウェルの１つ内に、ｎ＋ コレクタウォール
６，ｐ＋ 外部ベース層１０，ｐベース層１１，エミッ
タ拡散用のｎ＋ ポリシリコン膜１２を含むＮＰＮバイ
ポーラトランジスタが形成されている。エピタキシャル
層４内のｐ− ウェル５内には、ｎ＋ ソース・ドレイ
ン９とポリシリコンゲート膜１４を含むｎチャンネルＦ
ＥＴ（電界効果トランジスタ）が形成されている。さら
に、エピタキシャル層４内に設けられた１つのｎウェル
内には、ｐ＋ ソース・ドレイン８とポリシリコンゲー
ト膜１５を含むｐチャンネルＦＥＴが形成されている。
ＯＳデバイスの一例が概略的な断面図で示されている。 このＢｉＣＭＯＳデバイスにおいて、ｐ半導体基板１上
にｎ＋ 埋込層２とｐ＋ 埋込層３が形成されている。 これらの埋込層２，３および基板１を覆うように、ｎエ
ピタキシャル層４が形成されている。ｎエピタキシャル
層４内には、ｐ− ウェル層５が形成されている。エピ
タキシャル層４上には、フィールド酸化膜１３が形成さ
れており、フィールド酸化膜１３の下には、ｐ＋ チャ
ンネルカット領域７が形成されている。エピタキシャル
層４内のｎウェルの１つ内に、ｎ＋ コレクタウォール
６，ｐ＋ 外部ベース層１０，ｐベース層１１，エミッ
タ拡散用のｎ＋ ポリシリコン膜１２を含むＮＰＮバイ
ポーラトランジスタが形成されている。エピタキシャル
層４内のｐ− ウェル５内には、ｎ＋ ソース・ドレイ
ン９とポリシリコンゲート膜１４を含むｎチャンネルＦ
ＥＴ（電界効果トランジスタ）が形成されている。さら
に、エピタキシャル層４内に設けられた１つのｎウェル
内には、ｐ＋ ソース・ドレイン８とポリシリコンゲー
ト膜１５を含むｐチャンネルＦＥＴが形成されている。
【０００４】これらのトランジスタは、絶縁酸化膜２７
とその上のＢＰＳＧ（ボロン・リン・シリケートガラス
）膜２９で覆われており、それらの膜を貫通する電極と
接続されている。コレクタ電極１６はｎ＋ コレクタウ
ォール６に接続されており、エミッタ電極１７とベース
電極１８は、それぞれエミッタ拡散用ｎ＋ ポリシリコ
ン膜１２とｐ＋ 外部ベース層１０に接続されている。 また、ｎチャンネルＦＥＴのソース・ドレイン電極１９
，２０は、ｎ＋ ソース・ドレイン９に接続されている
。さらに、ｐチャンネルＦＥＴのソース・ドレイン電極
２１，２２は、ｐ＋ ソース・ドレイン８に接続されて
いる。
とその上のＢＰＳＧ（ボロン・リン・シリケートガラス
）膜２９で覆われており、それらの膜を貫通する電極と
接続されている。コレクタ電極１６はｎ＋ コレクタウ
ォール６に接続されており、エミッタ電極１７とベース
電極１８は、それぞれエミッタ拡散用ｎ＋ ポリシリコ
ン膜１２とｐ＋ 外部ベース層１０に接続されている。 また、ｎチャンネルＦＥＴのソース・ドレイン電極１９
，２０は、ｎ＋ ソース・ドレイン９に接続されている
。さらに、ｐチャンネルＦＥＴのソース・ドレイン電極
２１，２２は、ｐ＋ ソース・ドレイン８に接続されて
いる。
【０００５】図９に示されているような先行技術におけ
るＢｉＣＭＯＳデバイスにおいては、ｎチャンネルＦＥ
Ｔの形成されるｐ− ウェル５は、ｐシリコン基板１上
のｐ＋ 埋込層３に到達する深さまで形成されている。 これは、ｎ＋ ソース・ドレイン９とｐ− ウェル５と
ｎエピタキシャル層４との間に寄生するｎｐｎトランジ
スタの低い耐電圧によってｎチャンネルＦＥＴの見かけ
上の耐電圧が制限されてしまうことのないようにするた
めである。しかし、このような構造では、ｎチャンネル
ＦＥＴの形成されているｐ− ウェル５は、バイポーラ
トランジスタの基板１の接地電位に固定されるので、回
路的に電源数を増やすことが不可能である。そこで、図
１０に示されているような構造を有するもう１つのＢｉ
ＣＭＯＳデバイスが先行技術において提案されている。
るＢｉＣＭＯＳデバイスにおいては、ｎチャンネルＦＥ
Ｔの形成されるｐ− ウェル５は、ｐシリコン基板１上
のｐ＋ 埋込層３に到達する深さまで形成されている。 これは、ｎ＋ ソース・ドレイン９とｐ− ウェル５と
ｎエピタキシャル層４との間に寄生するｎｐｎトランジ
スタの低い耐電圧によってｎチャンネルＦＥＴの見かけ
上の耐電圧が制限されてしまうことのないようにするた
めである。しかし、このような構造では、ｎチャンネル
ＦＥＴの形成されているｐ− ウェル５は、バイポーラ
トランジスタの基板１の接地電位に固定されるので、回
路的に電源数を増やすことが不可能である。そこで、図
１０に示されているような構造を有するもう１つのＢｉ
ＣＭＯＳデバイスが先行技術において提案されている。
【０００６】図１０に示されたＢｉＣＭＯＳデバイスは
、図９のものと類似しているが、ｎチャンネルＦＥＴが
形成されるｐ− ウェル５をｐシリコン基板１から電気
的に分離するために、ｐ＋ 埋込層３とｐシリコン基板
１との間に付加的に設けられたｎ＋ 埋込層２ａをさら
に備えている。しかし、この付加的なｎ＋ 埋込層２ａ
は、他のｎ＋ 埋込層２と同一の工程で形成されるので
、いずれも高不純物濃度を有するｐ＋ 埋込層３とｎ＋
埋込層２ａとの間の耐電圧が低いという課題がある。
、図９のものと類似しているが、ｎチャンネルＦＥＴが
形成されるｐ− ウェル５をｐシリコン基板１から電気
的に分離するために、ｐ＋ 埋込層３とｐシリコン基板
１との間に付加的に設けられたｎ＋ 埋込層２ａをさら
に備えている。しかし、この付加的なｎ＋ 埋込層２ａ
は、他のｎ＋ 埋込層２と同一の工程で形成されるので
、いずれも高不純物濃度を有するｐ＋ 埋込層３とｎ＋
埋込層２ａとの間の耐電圧が低いという課題がある。
【０００７】
【発明が解決しようとする課題】従来のＢｉＣＭＯＳデ
バイスは、以上のように構成されているので、多電源系
の回路を構成することが困難であるか、または、多電源
系の回路を構成することが可能であってもデバイスの耐
電圧が低いという課題がある。
バイスは、以上のように構成されているので、多電源系
の回路を構成することが困難であるか、または、多電源
系の回路を構成することが可能であってもデバイスの耐
電圧が低いという課題がある。
【０００８】そこで、本発明の目的は、耐電圧を低下さ
せることなく多電源系の回路を構成し得るＢｉＣＭＯＳ
デバイスを提供することである。
せることなく多電源系の回路を構成し得るＢｉＣＭＯＳ
デバイスを提供することである。
【０００９】
【課題を解決するための手段】本発明によるＢｉＣＭＯ
Ｓ半導体装置は、第１導電型の半導体基板と、半導体基
板上に形成されたエピタキシャル層と、エピタキシャル
層内に形成された１以上の第１導電型ウェルおよび１以
上の第２導電型ウェルと、第１導電型ウェルの１つ内に
形成された第２導電型の電界効果トランジスタと、第２
導電型ウェルの１つ内に形成された第１導電型の電界効
果トランジスタと、ウェルのもう１つの中に形成された
バイポーラトランジスタとを備え、第１導電型ウェルと
基板との間に形成された第２導電型の埋込層は、第２導
電型のウェルと基板との間に形成された第２導電型の埋
込層に比べて低不純物濃度でさらに深くまで形成されて
いることを特徴としている。
Ｓ半導体装置は、第１導電型の半導体基板と、半導体基
板上に形成されたエピタキシャル層と、エピタキシャル
層内に形成された１以上の第１導電型ウェルおよび１以
上の第２導電型ウェルと、第１導電型ウェルの１つ内に
形成された第２導電型の電界効果トランジスタと、第２
導電型ウェルの１つ内に形成された第１導電型の電界効
果トランジスタと、ウェルのもう１つの中に形成された
バイポーラトランジスタとを備え、第１導電型ウェルと
基板との間に形成された第２導電型の埋込層は、第２導
電型のウェルと基板との間に形成された第２導電型の埋
込層に比べて低不純物濃度でさらに深くまで形成されて
いることを特徴としている。
【００１０】
【作用】本発明によるＢｉＣＭＯＳデバイスにおいては
、第２導電型の電界効果トランジスタが形成される第１
導電型のウェルと第１導電型の基板との間に形成される
第２導電型の埋込層は、第２導電型のウェルと第１導電
型基板との間に形成される第２導電型の埋込層に比べて
、低不純物濃度でさらに深くまで形成されているので、
デバイスの耐電圧を低下させることなく第１導電型ウェ
ルを第１導電型基板から電気的に分離することができ、
多電源系の回路を構成することが可能となる。
、第２導電型の電界効果トランジスタが形成される第１
導電型のウェルと第１導電型の基板との間に形成される
第２導電型の埋込層は、第２導電型のウェルと第１導電
型基板との間に形成される第２導電型の埋込層に比べて
、低不純物濃度でさらに深くまで形成されているので、
デバイスの耐電圧を低下させることなく第１導電型ウェ
ルを第１導電型基板から電気的に分離することができ、
多電源系の回路を構成することが可能となる。
【００１１】
【実施例】図１を参照して、本発明の一実施例によるＢ
ｉＣＭＯＳデバイスが概略的な断面図で示されている。 図１のＢｉＣＭＯＳデバイスは、図１０のものに類似し
ているが、ｎチャンネルＦＥＴが形成されるｐ− ウェ
ル５をｐ基板１から電気的に分離するための付加的なｎ
埋込層２３が、他のｎ＋埋込層２より低不純物濃度でよ
り深くまで形成されている。したがって、低不純物濃度
のこの付加的なｎ埋込層２３は、図１０における高不純
物濃度の付加的な埋込層２ａと比べてｐ＋ 埋込層３と
の界面において高い耐電圧を有し、また、それは十分な
深さまで形成されているので、ｐ− ウェル５とｐ基板
１との間の電気的分離を確実に達成することができる。 図２ないし図８の断面図において、図１に示されている
ようなＢｉＣＭＯＳデバイスの製造過程が示されている
。
ｉＣＭＯＳデバイスが概略的な断面図で示されている。 図１のＢｉＣＭＯＳデバイスは、図１０のものに類似し
ているが、ｎチャンネルＦＥＴが形成されるｐ− ウェ
ル５をｐ基板１から電気的に分離するための付加的なｎ
埋込層２３が、他のｎ＋埋込層２より低不純物濃度でよ
り深くまで形成されている。したがって、低不純物濃度
のこの付加的なｎ埋込層２３は、図１０における高不純
物濃度の付加的な埋込層２ａと比べてｐ＋ 埋込層３と
の界面において高い耐電圧を有し、また、それは十分な
深さまで形成されているので、ｐ− ウェル５とｐ基板
１との間の電気的分離を確実に達成することができる。 図２ないし図８の断面図において、図１に示されている
ようなＢｉＣＭＯＳデバイスの製造過程が示されている
。
【００１２】図２（Ａ）において、バイポーラトランジ
スタ形成領域とｐチャンネルＦＥＴ形成領域とに対応し
て、ｐシリコン基板１上に、拡散またまはイオン注入に
よってｎ＋ 埋込層２が形成される。その後、基板１の
表面に均一で薄い酸化膜１ａが形成される。
スタ形成領域とｐチャンネルＦＥＴ形成領域とに対応し
て、ｐシリコン基板１上に、拡散またまはイオン注入に
よってｎ＋ 埋込層２が形成される。その後、基板１の
表面に均一で薄い酸化膜１ａが形成される。
【００１３】図２（Ｂ）において、ｎチャンネルＦＥＴ
形成領域に対応して、ｎ＋ 埋込層２より深くかつ低不
純物濃度のｎ埋込層２３が、イオン注入によって基板１
内に形成される。
形成領域に対応して、ｎ＋ 埋込層２より深くかつ低不
純物濃度のｎ埋込層２３が、イオン注入によって基板１
内に形成される。
【００１４】図２（Ｃ）を参照して、ｎ埋込層２３が形
成された後に、新たに均一で薄い酸化膜１ｂが形成され
る。そして、バイポーラトランジスタの分離領域および
ｎチャンネルＦＥＴ用ｐウェルの一部としてｐ＋ 埋込
層３がイオン注入によって形成される。このとき、ｎチ
ャンネルＦＥＴ用のｐ＋埋込層３はｎ埋込層２３の内部
に形成される。
成された後に、新たに均一で薄い酸化膜１ｂが形成され
る。そして、バイポーラトランジスタの分離領域および
ｎチャンネルＦＥＴ用ｐウェルの一部としてｐ＋ 埋込
層３がイオン注入によって形成される。このとき、ｎチ
ャンネルＦＥＴ用のｐ＋埋込層３はｎ埋込層２３の内部
に形成される。
【００１５】図３（Ｄ）を参照して、酸化膜１ｂを除去
した後に、ｎエピタキシャル層４が基板１上に形成され
る。
した後に、ｎエピタキシャル層４が基板１上に形成され
る。
【００１６】図３（Ｅ）において、ｎエピタキシャル層
４上に酸化膜２４，窒化膜２５，およびフォトレジスト
層２６ａが形成される。フォトレジスト層２６ａと窒化
膜２５がパターニングされ、それらのパターンをマスク
として、ｎチャンネルＦＥＴ用ｐウェルおよびバイポー
ラトランジスタの分離領域を形成するために、ボロンイ
オンＢ＋ がｎエピタキシャル層４の表面層内に注入さ
れる。
４上に酸化膜２４，窒化膜２５，およびフォトレジスト
層２６ａが形成される。フォトレジスト層２６ａと窒化
膜２５がパターニングされ、それらのパターンをマスク
として、ｎチャンネルＦＥＴ用ｐウェルおよびバイポー
ラトランジスタの分離領域を形成するために、ボロンイ
オンＢ＋ がｎエピタキシャル層４の表面層内に注入さ
れる。
【００１７】図４（Ｆ）を参照して、さらに、チャンネ
ルカット領域を形成するためのイオン注入後に、窒化膜
２５をマスクとして選択酸化法によってフィールド酸化
膜１５が形成される。このとき、注入されたイオンが拡
散し、ｐ−ウェル５とｐ＋ チャンネルカット領域７が
形成される。
ルカット領域を形成するためのイオン注入後に、窒化膜
２５をマスクとして選択酸化法によってフィールド酸化
膜１５が形成される。このとき、注入されたイオンが拡
散し、ｐ−ウェル５とｐ＋ チャンネルカット領域７が
形成される。
【００１８】図４（Ｇ）を参照して、ｎコレクタウォー
ル６を形成した後にゲート酸化膜を形成し、ＦＥＴのゲ
ート電極としてのポリシリコン膜１４，１５が形成され
る。
ル６を形成した後にゲート酸化膜を形成し、ＦＥＴのゲ
ート電極としてのポリシリコン膜１４，１５が形成され
る。
【００１９】図５（Ｈ）を参照して、ＣＶＤ（化学気相
析出）酸化膜の異方性エッチングによって、ゲート電極
１４，１５の側面に側壁酸化膜３０が形成される。その
後、フォトレジストパターン２６ｂが形成され、ｎチャ
ンネルＦＥＴのｐ＋ ソース・ドレインを形成するため
に砒素イオンＡｓ＋ がｐ− ウェル５内に注入される
。
析出）酸化膜の異方性エッチングによって、ゲート電極
１４，１５の側面に側壁酸化膜３０が形成される。その
後、フォトレジストパターン２６ｂが形成され、ｎチャ
ンネルＦＥＴのｐ＋ ソース・ドレインを形成するため
に砒素イオンＡｓ＋ がｐ− ウェル５内に注入される
。
【００２０】図５（Ｉ）を参照して、ｎチャンネルＦＥ
Ｔのｎ＋ ソース・ドレイン９を形成した後に、ｐチャ
ンネルＦＥＴのソース・ドレインおよびバイポーラトラ
ンジスタのｐ外部ベースを形成するために、フォトレジ
ストパターン２６ｃをマスクとしてボロンイオンＢ＋
がｎウェル４内に注入される。
Ｔのｎ＋ ソース・ドレイン９を形成した後に、ｐチャ
ンネルＦＥＴのソース・ドレインおよびバイポーラトラ
ンジスタのｐ外部ベースを形成するために、フォトレジ
ストパターン２６ｃをマスクとしてボロンイオンＢ＋
がｎウェル４内に注入される。
【００２１】図６（Ｊ）を参照して、フォトレジストパ
ターン２６ｃを除去した後に新たなフォトレジストパタ
ーン２６ｄを形成し、それをマスクとしてバイポーラト
ランジスタのベース層を形成するためにボロンイオンＢ
＋ が所定のｎウェル４内に注入される。
ターン２６ｃを除去した後に新たなフォトレジストパタ
ーン２６ｄを形成し、それをマスクとしてバイポーラト
ランジスタのベース層を形成するためにボロンイオンＢ
＋ が所定のｎウェル４内に注入される。
【００２２】図６（Ｋ）を参照して、フォトレジストパ
ターン２６ｄを除去した後に焼鈍が行なわれ、ｐチャン
ネルＦＥＴのｐ＋ ソース・ドレイン８とバイポーラト
ランジスタのｐ＋ 外部ベース１０およびｐ＋ ベース
１１が形成される。
ターン２６ｄを除去した後に焼鈍が行なわれ、ｐチャン
ネルＦＥＴのｐ＋ ソース・ドレイン８とバイポーラト
ランジスタのｐ＋ 外部ベース１０およびｐ＋ ベース
１１が形成される。
【００２３】図７（Ｌ）において、上側の全自由表面を
覆うように酸化膜２７がＣＶＤ法で形成される。
覆うように酸化膜２７がＣＶＤ法で形成される。
【００２４】図７（Ｍ）において、バイポーラトランジ
スタのエミッタ形成領域およびコレクタウォール６に対
応する位置において酸化膜２７に開口を設けた後、酸化
膜２７全面を覆うようにポリシリコン膜２８が約０．２
μｍの厚さに形成される。その後、ポリシリコン膜２８
の全面に砒素イオンＡｓ＋ を注入する。
スタのエミッタ形成領域およびコレクタウォール６に対
応する位置において酸化膜２７に開口を設けた後、酸化
膜２７全面を覆うようにポリシリコン膜２８が約０．２
μｍの厚さに形成される。その後、ポリシリコン膜２８
の全面に砒素イオンＡｓ＋ を注入する。
【００２５】図８（Ｎ）を参照して、バイポーラトラン
ジスタのエミッタ拡散用ｎ＋ ポリシリコン膜部分１２
を残して、ポリシリコン膜２７が除去され、その後全面
を覆うようにＢＰＳＧ膜２９が約０．８μｍの厚さにＣ
ＶＤ法で形成される。
ジスタのエミッタ拡散用ｎ＋ ポリシリコン膜部分１２
を残して、ポリシリコン膜２７が除去され、その後全面
を覆うようにＢＰＳＧ膜２９が約０．８μｍの厚さにＣ
ＶＤ法で形成される。
【００２６】図８（Ｏ）において、ＢＰＳＧ膜２９の上
にフォトレジストパターン２６ｅが形成され、ＢＰＳＧ
膜２９や酸化膜２７を貫通してコンタクトホール３１が
開けられる。その後、フォトレジストパターン２６ｅを
除去した後、コンタクトホール３１内に電極１６ないし
２２が形成され、これによって、図１のＢｉＣＭＯＳデ
バイスが完成する。
にフォトレジストパターン２６ｅが形成され、ＢＰＳＧ
膜２９や酸化膜２７を貫通してコンタクトホール３１が
開けられる。その後、フォトレジストパターン２６ｅを
除去した後、コンタクトホール３１内に電極１６ないし
２２が形成され、これによって、図１のＢｉＣＭＯＳデ
バイスが完成する。
【００２７】以上のようにＢｉＣＭＯＳデバイスを形成
することによって、ｎチャンネルＦＥＴ用のｐウェル５
，３は、ｐシリコン基板１から電気的に分離される。 したがって、バイポーラトランジスタ，ｎチャンネルＦ
ＥＴ，およびｐチャンネルＦＥＴの各々のトランジスタ
の電源電圧を独立に設定することが可能となる。また、
ｎチャンネルＦＥＴ形成後のｎ埋込層２３の拡散深さを
従来の約２〜３μｍから約８〜１０μｍに増大させると
ともに、不純物濃度を従来の５×１０１９ｃｍ−３から
５×１０１７ｃｍ−３に低減することによって、ｐ＋
埋込層（約１×１０１８ｃｍ−３の不純物濃度を有する
）３との間の耐電圧を向上させることができる。
することによって、ｎチャンネルＦＥＴ用のｐウェル５
，３は、ｐシリコン基板１から電気的に分離される。 したがって、バイポーラトランジスタ，ｎチャンネルＦ
ＥＴ，およびｐチャンネルＦＥＴの各々のトランジスタ
の電源電圧を独立に設定することが可能となる。また、
ｎチャンネルＦＥＴ形成後のｎ埋込層２３の拡散深さを
従来の約２〜３μｍから約８〜１０μｍに増大させると
ともに、不純物濃度を従来の５×１０１９ｃｍ−３から
５×１０１７ｃｍ−３に低減することによって、ｐ＋
埋込層（約１×１０１８ｃｍ−３の不純物濃度を有する
）３との間の耐電圧を向上させることができる。
【００２８】なお、以上のＢｉＣＭＯＳデバイスにおい
てはｎｐｎバイポーラトランジスタを搭載する場合につ
いて説明されたが、基板浮遊型の垂直ｐｎｐトランジス
タを搭載する場合には、そのコレクタ用ｐ＋ 埋込層３
の下にもｎ埋込層２３を形成することができ、同じ製造
工程で垂直ｐｎｐバイポーラトランジスタを搭載するこ
とも可能である。
てはｎｐｎバイポーラトランジスタを搭載する場合につ
いて説明されたが、基板浮遊型の垂直ｐｎｐトランジス
タを搭載する場合には、そのコレクタ用ｐ＋ 埋込層３
の下にもｎ埋込層２３を形成することができ、同じ製造
工程で垂直ｐｎｐバイポーラトランジスタを搭載するこ
とも可能である。
【００２９】また、以上の実施例ではｎチャンネルＦＥ
Ｔ用のｐウェルはｐ＋ 埋込層３とエピタキシャル層４
の両面から形成されたｐウェル層５とで形成されていた
が、エピタキシャル層４の上面からのｐウェル層５のみ
で形成してもよいことが理解されよう。
Ｔ用のｐウェルはｐ＋ 埋込層３とエピタキシャル層４
の両面から形成されたｐウェル層５とで形成されていた
が、エピタキシャル層４の上面からのｐウェル層５のみ
で形成してもよいことが理解されよう。
【００３０】
【発明の効果】以上のように、本発明によれば、トラン
ジスタの見掛けの耐電圧を低下させることなく多電源系
の回路を構成し得るＢｉＣＭＯＳ装置を提供することが
できる。
ジスタの見掛けの耐電圧を低下させることなく多電源系
の回路を構成し得るＢｉＣＭＯＳ装置を提供することが
できる。
【図１】本発明の一実施例によるＢｉＣＭＯＳデバイス
の概略的な断面図である。
の概略的な断面図である。
【図２】図１のデバイスの製造工程を示す断面図である
。
。
【図３】図１のデバイスの製造工程を示す断面図である
。
。
【図４】図１のデバイスの製造工程を示す断面図である
。
。
【図５】図１のデバイスの製造工程を示す断面図である
。
。
【図６】図１のデバイスの製造工程を示す断面図である
。
。
【図７】図１のデバイスの製造工程を示す断面図である
。
。
【図８】図１のデバイスの製造工程を示す断面図である
。
。
【図９】先行技術によるＢｉＣＭＯＳデバイスの断面図
である。
である。
【図１０】先行技術によるもう１つのＢｉＣＭＯＳデバ
イスの断面図である。
イスの断面図である。
１ ｐシリコン基板
２ ｎ＋ 埋込層
３ ｐ＋ 埋込層
４ ｎエピタキシャル層
５ ｐウェル層
６ ｎ＋ コレクタウォール
７ ｐ＋ チャンネルカット層
８ ｐ＋ ソース・ドレイン
９ ｎ＋ ソース・ドレイン
１０ ｐ＋ 外部ベース
１１ ｐベース
１２ エミッタ拡散用ｎ＋ ポリシリコン膜１３
フィールド酸化膜 １４ ｎチャンネルＦＥＴのゲート電極１５ ｐチ
ャンネルＦＥＴのゲート電極１６ コレクタ電極 １７ エミッタ電極 １８ ベース電極 １９〜２２ ソース・ドレイン電極 ２３ ｎ埋込層 ２４ 酸化膜 ２５ 窒化膜 ２６ａ〜２６ｄ フォトレジストパターン２７ 酸
化膜 ２８ ポリシリコン膜 ２９ ＢＰＳＧ膜 ３０ ゲート電極用側壁酸化膜 なお、各図において、同一符号は同一内容または相当部
分を示す。
フィールド酸化膜 １４ ｎチャンネルＦＥＴのゲート電極１５ ｐチ
ャンネルＦＥＴのゲート電極１６ コレクタ電極 １７ エミッタ電極 １８ ベース電極 １９〜２２ ソース・ドレイン電極 ２３ ｎ埋込層 ２４ 酸化膜 ２５ 窒化膜 ２６ａ〜２６ｄ フォトレジストパターン２７ 酸
化膜 ２８ ポリシリコン膜 ２９ ＢＰＳＧ膜 ３０ ゲート電極用側壁酸化膜 なお、各図において、同一符号は同一内容または相当部
分を示す。
Claims (1)
- 【請求項１】 第１導電型の半導体基板と、前記半導
体基板上に形成されたエピタキシャル層と、前記エピタ
キシャル層内に形成された１以上の第１導電型および１
以上の第２導電型のウェルと、前記第１導電型ウェルの
１つ内に形成された第２導電型の電界効果トランジスタ
と、前記第２導電型ウェルの１つ内に形成された第１導
電型の電界効果トランジスタと、前記ウェルのもう１つ
の中に形成されたバイポーラトランジスタとを備えたＢ
ｉＣＭＯＳ半導体装置において、前記第１導電型ウェル
と前記基板との間に形成された第２導電型の埋込層は、
前記第２導電型のウェルと前記基板との間に形成された
第２導電型の埋込層に比べて、低不純物濃度でさらに深
くまで形成されていることを特徴とするＢｉＣＭＯＳ半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13886991A JPH04364067A (ja) | 1991-06-11 | 1991-06-11 | ＢｉＣＭＯＳ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13886991A JPH04364067A (ja) | 1991-06-11 | 1991-06-11 | ＢｉＣＭＯＳ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04364067A true JPH04364067A (ja) | 1992-12-16 |
Family
ID=15232025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13886991A Withdrawn JPH04364067A (ja) | 1991-06-11 | 1991-06-11 | ＢｉＣＭＯＳ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04364067A (ja) |
-
1991
- 1991-06-11 JP JP13886991A patent/JPH04364067A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |