TW533587B - Split common source on EEPROM array - Google Patents

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TW533587B
TW533587B TW091104046A TW91104046A TW533587B TW 533587 B TW533587 B TW 533587B TW 091104046 A TW091104046 A TW 091104046A TW 91104046 A TW91104046 A TW 91104046A TW 533587 B TW533587 B TW 533587B
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Description

)33587 A7 B7 五、發明説明（1 ) 本發明一般關於電抹除可程式化僅讀記憶體（EEPROM)， 及特指一具有分離式共同源極的EEPROM陣列用以於EEPROM 陣列的可程式化記憶體位元陣列時減少Vpp負載。 EEPROM是一種永久的半導體記憶體其中資訊可從每一記 憶體元件或位元單元電子程式化及抹除。EEPROM的每一位 元則包含兩個金屬氧化半導體場效電晶體（M0SFET)， M0SFET之一具有兩個閘極及使用以儲存位元資訊，及另一 M0SFET則用於位元單元之選擇。圖la所示者為一包含一具 兩個閘極、一個記憶體單元閘極102和一浮動閘極104的儲 存M0SFET 202之半導體積體電路位元單元200之剖面正視 圖。一源極壁108及共同汲極/源極壁118構成M0SFET 202 的剩餘元件。一列選擇M0SFET 204包含共同汲極/源極壁 118, 一列選擇閘極112及一汲極壁110。圖lb為圖la所示之 位元單元200的示意圖。該等閘極102，104及112可為多晶 矽或其他導電材料。較低閘極104則經由一氧化物114所接 地及由是與所有電壓或位元單元M0SFET 200的其他元件絕 緣及不連接。雙閘極M0SFET 202則稱為"浮動閘極隧道氧化 物”或卩⑶川义EEPROM。 圖2則展示一包含多個位元單元200配置於一矩陣陣列内 之典型先前技藝EEPROM。一般以號碼200標示的記憶體元件 或位元單元可以讀、寫、抹除、或置於待機狀態於表I所 示。 表I -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
裝 訂
k :)33587 A7 B7 五、發明説明（2 ) 讀 寫 抹除 待機 位元線 〜1 · 6伏特 Vpp 0. 0伏特 0· 0伏牿 列選擇閘極 vDD Vpp + Vpp + 〇 · 0伏牿 記憶體邏極格閘極 〜1. 1伏特 0. 0伏特 Vpp 〇· 0伏特 共同源極 〇· 0伏特 浮動 0. 0伏特 〇· 0伏牿
Vdd一般可以是5. 0伏特電壓或可以是依EEPROM作動而定之 一伏特範圍。Vpp—般可以是18-23伏特。Vpp+—般可以是 21 - 25伏特。 為抹除或寫入一位元單元200,該列選擇電晶體必需具有 一比較高電位脈衝的Vpp+。該Vpp +脈衝，及所有其他需要 的高電位電壓，可以由EEPROM積體電路經由一充電幫浦内 部產生，及另其他需要的外部電壓為Vdd。Vpp可以來自Vpp + 及因此為充電幫浦上的負載之部份。一抹除及一寫間之唯 一差異為關於浮動閘極104的所施場電位之方向。該高電壓 Vpp +脈衝可以從〇· ι_ι〇微秒。 例如，當Vpp施於記憶體單元閘極222b及0伏特施於位元 線汲極（行）230c，電子隧道從基片1〇6經由介電氧化物U4 至浮動閘極104直至浮動閘極104充電。該單元200則在現在 則在邏輯1的抹除狀態。當〇伏特施於記憶體單元閘極222b 及Vpp施於位元線汲極（行）230c，電子隧道從浮動閘極1〇4 經由介電氧化物114至基片114直至浮動閘極1〇4充電。該單 元210在現在邏輯〇的寫狀態。此充電至浮動閘極(抹除） 及移除充電（寫）的傳輸電荷順序為一抹除/寫週期，或”E/w 週期"。附帶於寫該位元單元200，該源極1〇8被拉為高（至 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 五、發明説明（3 ) 約10伏特）。 為可靠操作抹除/寫週期至一位元單元，該Vpp脈衝必須 快速充電至其最大值。對有限電壓需在一有限量時間獲致，， 最佳”抹除及寫閥限。.若Vpp脈衝太短及施於位元單元的電 壓太低，該位元單元200將不會程式化至適切閥限，由是破 壞館存在EEPROM内資料的可靠及堅固。 該晶片上充電幫浦具有有限充電能力以在一寫作動時產 生Vpp +脈衝。一顯著量電容及細胞洩漏電流負載該充電幫 浦的輸出。該電容包含平行結合之寄生電容Cgs及cds位元 單元200的每一 MOSFET 202和204處。該細胞汽漏是從 EEPROM製造使用的材料之不佳絕緣特性及操作溫度上升所 致。而且’該降列源極108具有一大量電容至基片以使得需 要由充電幫浦拉高。 當EEPROM陣列位元密度增加，該晶片上的晶片上充電幫 浦開始具有麻煩以將Vpp +線拉升至一可靠的可程式化電壓 於一寫週期。嘗試增加充電幫浦的驅動（充電）能力以獲致 期望之具一較大（較高電容）負載之可程式化響應時間。而 且也嘗试降低Vpp +時’汽露可另降低一寫週期時之充電幫 浦的負載。南驅動能力（較強）充電幫浦需要更多積體電路 晶粒區域及/或更多操作電流。減少位元單元設備洩漏電流 將也需要較大設備結構結果增加晶粒尺寸。當較高位元能 力時，EEPROM則使用較小電晶體結構製造，改良單元寫能 力之嘗試則相反於生產力或不可能獲致。 本發明經由提供一具有陣列源極線區分成兩個或多個區 -6- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） ：)33587 A7 B7 五、發明説明（4 ) 塊以減少一寫作動時的VpP+脈衝之位元單元負載的EEpR〇M 位元單元陣列結構克服上述問題及其他缺點及既有技術之 缺點。該等區以如僅該等位元單元需要寫入（一數元， ^元，等）般地小。該充電幫浦僅需連接至可程式化的位元 單元區塊。共源極的區塊減少在一寫作動時連接至 的寄生電容之數量。在寫作動時，減少連接之位元單元的 數量可另減少貝獻至一區塊内一位元單元的洩漏電流量。 因為負載的減少可經由位元單元陣列的適切分段獲致，而 使得充電幫潘驅動能力減少。 因此，本發明的一示範具體例則是一電抹除可程式化僅 讀圯憶體（EEPROM)，包含多個記憶體位元單元，其中多個 s己憶體位元單元則區分成至少兩群組位元單元每一個的 兩群組位元單元具有一共同電路連接與兩群組位元單元的 另一個分離，及至少兩個選擇電路，每一該兩個選擇電路 連接至兩群組位元單元的共同電路連接，其中該兩個選擇 電路則被採用以選擇兩群組位元單元之一於執行作動於至 少一位元單元上。 根據本發明的一示範具體例，一種EEPR〇M的位元單元陣 歹！則連接至包含位元單元區分成兩個或多個分離電路之電 μ體設備之源極。此區塊經由減少貢獻至寄生電容之電晶 體没備數里及至負載之泡漏電流以減少充電幫浦負載於一 寫作動至一選定位元單元時，其中該充電幫浦必須在寫作 動時驅動。 該共同電路連接可以是一共同源極連接。每一該至少兩
1533587 A7 一 —____B7 五、發明説明（5 ) 個選擇電路可包含至少一選擇電晶體連接至兩群組位元單 元的共同源極連接之一。多個位元單元可包含一儲存電晶 體及選擇電晶體。該儲存電晶體可包含一浮動閘極及一 單元閘極，該浮動閘極則位於單元閘極，一源極及一共同 汲極/源極之間。該選擇電晶體包含一選擇閘極，一汲極和 共同汲極/源極。該儲存電晶體的源極則連接至兩群組位元 單元之一的共同源極。該作動是從構成讀，寫，抹除及待 機之群組所選出的。 一程式化脈衝可執行作動在至少一位元單元上。該程式 化脈衝可具有一 O.i — iO微秒之時間區間。該程式化脈衝可 具有一 2卜25伏特之振幅。該程式化脈衝也可具有一 1823 的振幅。 一電子電荷則經由連接電晶體的源極及選擇電晶體的汲 極至一電源供應共同電壓，及將一程式化脈衝施於單元閘 極和列選擇閘極來儲存在儲存電晶體的浮動閘極上。該儲 存電晶體的浮動閘極上電子電荷則經由連接單元閘極至一 電源供應共同電壓，浮動儲存電晶體的源極和將程式化脈 衝施於列選擇閘極及選擇電晶體的汲極來放電。 此外，本發明也提供一電抹除可程式化僅讀記憶體的作 動方法，該方法包含步驟用以區分多個記憶體位元單元成 至少兩個群組位元單元，每一該至少兩個群組位元單元具 有一共同電路連接與至少兩個群組位元單元的另一分離； 及連接至少兩個選擇電路之一至至少兩個群組位元單元之 任一的共同電路連接，其中至少兩個選擇電路被採用以選 -8-
五、發明説明（6 ) 擇至少兩個群組位元單元之一於執行一作動在至少一位元 單元時。 儲存一電子電荷在儲存電晶體的浮動閘極上的步驟包含 將電源供給共同電壓施於儲存電晶體的源極及選擇電晶體 的汲極，及將一程式化脈衝施於列選擇閘及單元閘極。放 電儲存電晶體的浮動閘極上電子電荷之步驟包含施一電源 供給共同電壓於單元閘極，浮動該儲存電晶體的源極及將 一程式化脈衝施於列選擇閘及選擇電晶體的汲極。 執行作動在至少一位元單元之步驟可以經由一主要程式 化脈衝（在此設計為νρρ + )來達成。該主要程式化脈衝可具 有一 〇· 1-10微秒之時間區間及一 21-25伏特之振幅。其他需 要的高電位脈衝位準將小於Vpp+及高於VDD(一般作動汲極 電壓）。 本發明的一技術優點是減少一充電幫浦的負載導致 EEPROM内寫脈衝之較快上升時間。另一技術優點可經由 EEPROM的寫作動的可靠度。另一技術優點則是可計量之位 元單元陣列經由一低電源電荷幫浦寫電路所驅動。另一優 點則是高容量EEPROM的較高寫時間。 本發明的特徵及優點將隨著下列具體例伴隨著附圖之說 明而更明顯。 圖la是一 EEPROM記憶體單元M0SFET的剖面圖； 圖lb是圖la所示M0SFET的示意圖； 圖2是先前技藝EEPROM位元單元的示意圖； 圖3是根據本發明示範具體例之一 EEPR〇M位元單元連接 -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(2i〇X297公爱) 533587 A7 B7 五、發明説明（7 ) 的方塊圖；及 圖4為根據本發明示範具體例之一 EEPROM的一埠的方塊 圖。
裝 本發明可以做不同的改良及替代形式，特定具體例則以 圖之範例展示及詳細描述。無論如何其應瞭解特定具體例 之描述並非用以限制本發明於揭露之特別形式，但相反地 ，本發明係要含括所有所附申請專利範圍所界定之精神和 範圍内的改良，等效及替代。
線 本發明朝向提供一在寫作動時具有減少一高電壓寫脈衝 之電路負載的一大規格EEPROM。本發明的EEPROM包含多個 區分成至少兩個可在寫作動時獨立選擇之不同共同源極連 接的位元單元。位元單元的一非選擇區塊不會實質地貢獻 寄生電容或洩漏電流至被寫的位元單元的選擇區塊。區分 多個位元單元的共同源極連接致使一小及低電源充電幫浦 使用以寫至選定位元單元於一比僅具有一共同分區分源極 連接之較小EEPROM更快的速率。 現參考該等附圖，本發明的一示範具體例之詳細被描述 。圖内相似元件將以相似號碼表示，及相似元件將以具一 不同較低例下標的相似號碼表示。 圖la及lb各別是EEPROM記憶體單元的剖面圖及一示意圖 。該記憶體位元單元通常是由號碼200所標示及包含一浮動 閘極隧道氧化物（FLOTOX EEPROM)202及一列選擇M0SFET 204 。該M0SFET 202具有一寄生電容位於閘極102和源極108間 ，表示為Cgs，及寄生電容位於汲極/源極118和源極108間， -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 533587 A7 B7 五、發明説明（8 ) 表示為Cds。而且MOSFET 202的結構為洩漏電流在閘極102 ’源極108和及極/源極118間。該浮動閘極104則由MOSFET 202 的其他元件以一絕緣氧化物層114來絕緣。一被動層11 6則 位於氧化層114之上。 參考圖3，所示的為根據本發明的一示範具體例連接之 EEPROM位元單元的陣列之一示範埠的示意圖。本發明為具 有至少兩個群組位元單元隔離及選擇地可連接之M〇SFET源 極。在圖3所示之示範具體例，非連接位元單元並非一選擇 的位元單元寫電路之部份。因為非選擇的位元單元的源極 為"浮動π (非連接）所有電容分佈及/或洩漏電流為最小。該 等使用以隔離非選擇的位元單元的電路具有寄生電容及汽 漏電流’但相較於多個位元單元MOSFET的非選擇的位元單 元是最小化了。該位元單元源極絕緣電路則與位元單元串 聯及因此另減少所有寄生電容（串聯電容比任何聯接方式 具有較低之電容值）。所有洩漏電流將一般由源極隔離電 路之洩漏電流管理。 在圖3所示之示範具體例，一位元單元2〇〇被選定於一寫 作動時將一低邏輯位準或共同參考電壓施於單元源極致能 線3 28d，記憶體單元閘極222b則設定為vss。接著一個短的 ’如1-10微秒Vpp+寫脈衝被施於。同時一短的卜iq微秒+ 脈衝施於列1選擇線232b。該未選定位元單元具有其各別源 極致能線328a，328b及328c浮動及不再連至選定源極致能 線328d。因此經由該等未選定位元單元並無實質的Vpp +脈 衝負載。 -11 - 本紙蒗尺度適用中國國家標準(CNS) A4規格(210X 297公釐)
裝 訂
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533587
最大Vpp電壓位準，其將導致比一 ^ ^ ^ “、、/、问源極區分之EEPROM 的先别技藝執行n-m較長脈衝時間於最大_電壓位準。 因此本發明將被採用以執行該等目的及所述之最線及優 點等。當本發明被描述說明及由參考示範具體例所界定時 ，該等參考並非用來限制本發明，也未推測有該等限制。 本發明可以容許形式及功能的各種改良，替代，及等效， 及將發生在一般習知之技藝及具有該等揭露之優點。本發 明該等說明及描述之具體例僅為示範目的，及非為本發明 之範圍。結果本發明係要在申請專利範圍的精神和範圍内 提供所有層面的等效。 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂 線

Claims (1)

  1. .一種電抹除可程4 士 办 八化僅謂記憶體（EEPROM)，包冬： 多個記憶體位亓错-# " ^ v ^ 兀早兀’其中該等多個記憶體位元單元 句個群組位元單元，每一該至少兩個群組 一=兀具有一共同電路連接與該等至少兩個群組位 7L单元之另一分離；及 :、二兩個選擇電路’每_該等至少兩個選擇電路連接 、、'等& ^、兩個群組位元單元的各別一個之共同電路 連接〃中居等至少兩個選擇電路被採用以選擇至少兩 個群組位元單元之一當執行-作動於至少-個位元單 元處時。 .如申請專利範圍第！項之電抹除可程式化僅讀記憶體 ，其中該共同電路連接是一共同源極連接。 .如申凊Λ利範圍第2項之電抹除可程式化僅讀記憶體 ，其中该等至少兩個選擇電路包含一選擇電晶體連接到 至少兩個群組位元單元之各一的共同源極連接。 .如申t青專利II園第i項之電抹除可牙呈式化僅讀記憶體 ，其中每一該等多個位元單元包含—儲存電晶體及一選 擇電晶體。 •如申請專利範圍第4項之電抹除可程式化僅讀記憶體 ，其中該儲存電晶體包含一浮動閘極及一單元閘極，該 浮動閘極則位於單元閘極，一源極及一共同汲極/源極間 〇 如申請專利範園第5項之電抹除可程式化僅讀記憶體，其中該 選擇電晶體包含-選擇’，-:¾極及_共同汲極/源極。 -14- 申清專利範圍 U印專利圍第.6項 < 電抹除可考呈式化僅讀記憶體， ::中孩儲存電晶體的源極係連接到至少兩個群組位元 早元之一的共同源極連接。 8. ^申請專利範圍第7項之電抹除可程式化僅讀記憶體， 八中％子％荷經由連接儲存電晶體的源極及選擇電 晶體的沒極至一電源供給共同電壓而儲存在儲存電晶 體的洋動閘極上，及將一程式化脈衝施於單元閘極和列 選擇閘極。 9·如申請專利範圍第7項之電抹除可程式化僅讀記憶體， 其中孩儲存電晶體的浮動閘4亟上—電子電荷經由該單 元閘極至-電源供給共同電壓，浮動該儲存電晶體的源 極及將一程式化脈衝施於列選擇閘極及該選擇電晶體 的沒極。 10. 11. 如申請專利範圍第i項之電抹除可程式化僅讀記憶體， 其中該作動係從由讀，寫，抹除及待機之群組所選出。 一種作動電抹除可程式化僅讀記憶體（EEpR〇M)之方法 ，該方法包含下列步驟： / 區分多個记憶體位元單元成至少兩個群組位元單元 ，、每一該至少兩個群組位元單元具有一共同電路連接與 該等至少兩個群組位元單元之另一分離；及 ” 連接至少兩個選擇電路至該等至少兩個群組位元單 元的各別一個之共同電路連接，其中該等至少兩個選擇 電路被採用以選擇至少兩個群組位元單元之一當執行 一作動於至少一個位元單元處時。 丁 12.如申請專利範圍第^項之方法，其中該共同電路連接是 一共同源極連接。 -15- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公董) 533587 A8 B8 C8
    13•如申請專利範圍第12項之方法，其中該等至少兩個 電路包含一選擇電晶體連接到至少兩個群組位元單元 之各一的共同源極連接。 14·如申請專利範圍第i!項之古、主 貝义万法，其中每一該等多個位元 單元包含一儲存電晶體及一選擇電晶體。 15. 如申請專利範圍第14項之方法，其中該儲存電晶體包含
    裝 -净動閘極及一單元閘極’該浮動閘極則位於單元閘極 ，一源極及一共同汲極/源極間。 16. 如申請專利範圍第15項之方法，其中該選擇電晶體包冷 一選擇閘極，一汲極及一共同汲極/源極。 17. 如申請專利範圍第16項之方法，其中該儲存電晶體的源 極係連接到至少兩個群組位元單元之—的共同源極達 接。 η 18. 如申請專利範圍第17項之方法，纟中儲存一電子電荷在 該儲存電晶體的浮動閘極上之步驟包本·
    將一電源供給電壓施於儲存電晶體的源極及選擇電 晶體的汲極；及 ％ 將一程式化脈衝施於單元閘極和列選擇閘極。 19. 如申請專利範圍第17項之方法，其中放電儲存電晶體的 浮動閘極上電子電荷之步驟包含： 將一電源供給共同電壓施於單元閘極； 浮動該儲存電晶體的源極；及 將一程式化脈衝施於列選擇閉極及該選擇電晶體的 汲極。
    533587 A8 B8 C8 ----- - D8 六、申^範圍 〜 2〇·如申請專利範圍第·ι項之電抹除可程式化僅讀記憶體， 其中一程式化脈衝執行該至少一位元單元之作動。 21·如申請專利範圍第20項之電抹除可程式化僅讀記憶體 其中该私式化脈衝具有約〇. 1 _丨〇微秒之時間區間。 2 2.如申請專利範圍第2 0項之電抹除可程式化僅讀記憶體 ’其中該程式化脈衝具有約2 1 -25伏特之振幅。 23.如申請專利範圍第2〇項之電抹除可程式化僅讀記憶體 ，另包含另一程式化脈衝以同步執行至少一位元邏極袼 之作動。 24·如申請專利範圍第2〇項之電抹除可程式化僅讀記憶體 ，其中另一程式化脈衝具有一 18_23伏特之振幅。 2 5 ·如申請專利範圍第2 3項之電抹除可程式化僅讀記憶體 ，其中另一程式化脈衝是源於程式化脈衝。 26·如申請專利範圍第U項之方法，其中該執行作動在至少 位元單元上的步驟是由一程式化脈衝所完成。 27·如申凊專利範圍第26項之方法，其中該程式化脈衝具有 約〇 · 1 -10微秒之時間區間。 28·如申睛專利範圍第26項之方法，其中該程式化脈衝具有 約21-25伏特之振幅。 29·如申請專利範圍第26項之方法，其中該執行作動在至少 一位元邏極格之步驟是由另一程式化脈衝所完成。 30·如申請專利範圍第29項之方法，其中另一程式化脈衝具 . 有一 18-23伏特之振幅。 31·如申請專利範圍第29項之方法，其中另一程式化脈衝是 -17- 本紙張尺度適用中國國豕標準(CNS) Α4規格(21〇X 297公螢) 533587 8 8 8 8 A BCD 六、申請專利範圍 源於程式化脈衝。 8 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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