TW518707B - Method for integrating copper with ultra-low K dielectrics - Google Patents
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- 238000000034 method Methods 0.000 title claims description 118
- 239000003989 dielectric material Substances 0.000 title claims description 17
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 title claims description 14
- 229910052802 copper Inorganic materials 0.000 title claims description 14
- 239000010949 copper Substances 0.000 title claims description 14
- 229910052751 metal Inorganic materials 0.000 claims abstract description 94
- 239000002184 metal Substances 0.000 claims abstract description 94
- 239000000463 material Substances 0.000 claims abstract description 64
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 239000010410 layer Substances 0.000 claims description 451
- 230000004888 barrier function Effects 0.000 claims description 56
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 41
- 238000011049 filling Methods 0.000 claims description 27
- 238000000151 deposition Methods 0.000 claims description 21
- 239000000377 silicon dioxide Substances 0.000 claims description 19
- 235000012239 silicon dioxide Nutrition 0.000 claims description 18
- 239000012790 adhesive layer Substances 0.000 claims description 15
- 230000002079 cooperative effect Effects 0.000 claims description 10
- 230000008021 deposition Effects 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- 210000002784 stomach Anatomy 0.000 claims 1
- 238000004528 spin coating Methods 0.000 description 28
- 238000001459 lithography Methods 0.000 description 26
- 239000011241 protective layer Substances 0.000 description 22
- 238000000231 atomic layer deposition Methods 0.000 description 20
- 238000001723 curing Methods 0.000 description 20
- 238000001035 drying Methods 0.000 description 20
- 238000005530 etching Methods 0.000 description 20
- 238000005240 physical vapour deposition Methods 0.000 description 20
- 239000003792 electrolyte Substances 0.000 description 11
- 229910052770 Uranium Inorganic materials 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- JFALSRSLKYAFGM-UHFFFAOYSA-N uranium(0) Chemical compound [U] JFALSRSLKYAFGM-UHFFFAOYSA-N 0.000 description 9
- 238000001039 wet etching Methods 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- -1 polytetrafluoroethylene Polymers 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- URLKBWYHVLBVBO-UHFFFAOYSA-N Para-Xylene Chemical group CC1=CC=C(C)C=C1 URLKBWYHVLBVBO-UHFFFAOYSA-N 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005299 abrasion Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 229910003460 diamond Inorganic materials 0.000 description 4
- 239000010432 diamond Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000001015 X-ray lithography Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000002164 ion-beam lithography Methods 0.000 description 3
- 238000002386 leaching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000276 deep-ultraviolet lithography Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 2
- 239000004810 polytetrafluoroethylene Substances 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 241000894006 Bacteria Species 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000011651 chromium Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 239000011133 lead Substances 0.000 description 1
- 235000012054 meals Nutrition 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920002098 polyfluorene Polymers 0.000 description 1
- 230000002829 reductive effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 239000010948 rhodium Substances 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 239000011135 tin Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
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Description
518707 A7 B7 五、發明説明(2 ) 認爲是隨著特性尺寸降低之平方增加。相反地,閘延遲已 經被找到是隨著特性尺寸之降低呈線性降低。因此,於特 性尺寸之降低中,在整體延遲中,大致呈一淨增加。 一種傳統補償此於內連線延遲中之增加的方法係加入 更多層之金屬。然而,此方法具有相關於形成額外金屬層 之生產成本之增加。再者,這些額外金屬層產生了額外之 熱,而對晶圓效能及可靠性造成負面影響。 另一種補償此內連線延遲增加的方法係使用具有低介 電常數之介電材料(低K介電質)。然而,因爲低K介電 材料具有多孔微結構,它們同時具有較其他介電材料爲低 之機械完整性及導熱性。因此,低K介電材料典型不能於 一傳統嵌入製程中,持續施加至其上之應力及壓力。 於傳統嵌入製程中,金屬係在溝槽狀溝渠及/或導孔 內作出圖案。所沉積材料然後典型使用化學機械硏磨法( CMP )被回蝕。一般而言,取決於內連線結構設計而定 ,任何地點均可以硏磨由半微米至1 · 5毫米之金屬。 然而,當金屬係在低K介電材料之溝渠及/或導孔中 被作出圖案時,然後,使用CMP作回蝕時,由於CMP 之應力及壓力之故,低K介電材料可能破裂,或者由溝渠 及/或導孔內之金屬扯開。結果,強或堅硬結構已經被形 成於低K介電材料內,以協助維持MCMp時所施加之應 力及壓力。然而,在低K介電材料內建立此等結構可能很 貴’並可能增加於裝置內該低K介電材料所想要降低之內 連線延遲。 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 訂 -5- 518707 A7 B7 五 、發明説明(3) 〔發明槪要〕 本發明係關係於形成一層半導體晶圓。依據本發明之 —態樣’一介電層係沉積於半導體晶圓上。該介電層包含 具有低介電常數之材料。下凹及非下凹區域係形成於介電 層中。一金屬層係沉積於介電層中,以塡充該下凹區並覆 蓋該非下凹區。金屬層然後被電硏磨,以去除覆蓋該非下 凹區之金屬層,同時,保持金屬層於該下凹區中。 #發明可以藉由參考以下之詳細說明,配合上附圖而 更好了解’於圖中,相同元件係以相同參考數表示。 〔圖式之簡要說明〕 第1圖爲一例示半導體晶圓之剖面圖; 第2 A - 2 Η圖爲一嵌入製程之各種步驟的實施例剖 面圖; 第3圖爲一例示電硏磨噴嘴之剖面圖; 第4圖爲一流程圖,例示依據本發明之各種實施例的 嵌入製程的步驟; 第5 A - 5 Η圖爲一嵌入製程之各種步驟的實施例剖 面圖; 第6 A- 6 J圖爲一嵌入製程的各種步驟的實施例剖 面圖; 第7圖爲一例示電硏磨噴嘴的剖面圖; 第8 A - 8 J圖爲另一嵌入製程的各種步驟的實施例 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) 、1Τ -6 - 518707 A7 B7 五、發明説明(4 ) 剖面圖; (請先閱讀背面之注意事項再填寫本頁) 第9 A - 9 Η圖爲另一嵌入製程的各種步驟的實施例 剖面圖; 第1 0Α - 1 〇 J圖爲另一嵌入製程的各種步驟的實 施例剖面圖; 第1 1 Α - 1 1 J圖爲另一嵌入製程的各種步驟的實 施例剖面圖; 第1 2A - 1 2H圖爲另一嵌入製程的各種步驟的實 施例剖面圖; 半導體晶圓 基材 層 層 層 層 層 閘極 插塞 線 插塞 線 插塞 〔符號說明〕 10 0 10 2 10 4 10 6 10 8 110 112 114 115 116 117 118 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 518707 A7 B7 £ X.— Ψ ^ J L..- IT I- rj, r - ....] ,^7 Γτ ί Π* ^ 五、發明説明(5) 1 2 0 線 1 2 1 插塞 1 2 2 線 2 0 2 層 2 0 4 介電 層 2 〇 6 絕緣 層 2 0 8 介電 層 2 1 0 下凹 2 1 1 非下 凹區 2 1 2 阻障 層 2 1 4 種層 2 1 6 金屬 層 2 1 8 絕緣 層 2 2 0 介電 層 2 2 2 絕緣 層 3 0 0 噴嘴 3 〇 2 電極 3 0 4 電解 質流 3 0 6 電源 5 〇 0 保護 層 5 0 2 保護 層 6 〇 〇 層 6 〇 2 層 6 0 4 介電 層 衣纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁)
-8- 518707 A7 B7 五、發明説明(6 ) 6 0 6 線 6 0 8 阻 障層 6 1 0 絕 緣層 6 1 2 次 層 6 1 4 絕 緣層 6 1 6 次 層 6 1 8 溝 渠 6 2 0 導 孔 6 2 2 黏 著層 6 2 4 阻 障層 6 2 6 種 層 6 2 8 金 屬層 6 3 0 絕 緣層 6 3 2 次 層 6 3 4 絕 緣層 6 3 6 次 層 6 3 8 層 7 〇 0 噴 嘴 7 〇 2 電 極 7 0 4 電 解質流 7 〇 6 電 源 8 0 0 次 層 8 0 2 次 層 8 〇 4 次 層 (請先閱讀背面之注意事項再填寫本頁) -裝·
、1T 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -9- 518707 A7 B7 五、發明説明(7 ) 8 0 6 次層 1000 保護層 (請先閱讀背面之注意事項再填寫本頁) 1〇〇2 保護層 〔詳細說明〕 爲了提供對本發明之更全面了解,以下說明各種特定 細節,例如特定架構,參數,例子等等。然而,應了解的 是此特說明並不作用以限制本發明之範圍,而是提供對例 示實施例更佳了解。 參考第1圖,一例示半導體晶圓1 〇 〇係描述成具有 層 104,106,108,110 及 112 形成於一基 材1 0 2上。基材1 1 2較佳包含矽,但也可以包含各種 半導體材料,例如砷化鎵等,這係取決於特定應用而定。 再者,層1 0 4可以包含閘極1 1 4,線1 1 6及插塞 1 1 5。同樣地,層1 〇 6,1 0 8,及1 1 0可以分別 包含線 118,120,122 及插塞 117,119, 12 1。
•au^r·^. &Γ-Τ >'7,J、r一^-Άϊν,- yJ-r-J 一般而言,插塞可以連接不同層中之線,並可以連接 線至基材1 0 2,如同於層1 0 4所示。更明確地說,插 塞可以連接線至基材1 0 2中之源極及汲極,其係相關於 閘極1 1 4。另外,雖然部份於層1 0 6,1 0 8及 1 1 0中之線於此剖面中並未連接插塞,但這些線可以令 插塞於其他剖面中連接至它們。再者,如所示’線可以較 寬於連接至它們之插塞。然而,應知道的是’於一些應用 -10- 本纸張尺度適用中國國家標準(CNS ) Α4規格(21 ΟΧ 297公釐) 518707 A 7 B7 五、發明説明(8 ) 中,線可以不必要寬於連接至它們的插塞。 (請先閲讀背面之注意事項再填寫本頁) 再者,應了解的是,雖然示於第1圖中之半導體晶圓 100 具有層 104,106 ,108,110 及 112 形成於基材1 0 2上,但半導體晶圓1 0 0可以包含任一 數量之量之層形成於基材1 0 2上。再者,應了解的是’ 半導體晶圓1 0 0可以包含任何數量之閘極,線,及插塞 於這些層之內。 於第2A — 2H圖中,層2 0 2之剖面圖係被顯示具 有一例示嵌入製程的各種步驟,以用以形成例如第1圖之 剖面1 2 4中之線1 2 0般的線。更明確地說,可以更詳 細說明如下,於嵌入製程中,槽道狀溝渠及導孔係形成於 介電層中。溝渠及導孔係被塡充以導電材料,以分別形成 線及插塞。然而,應注意的是,示於此例示實施例中之製 程可以用以形成閘極或半導體裝置之其他結構。 經濟部智慧財/$笱員工消費合作社印髮 參考第2 A圖,一介電層2 0 4可以形成於先前形成 層之半導體晶圓上,藉由任何傳統方法,例如,化學氣相 沉積(CVD),物理氣相沉積(PVD),原子層沉積 (A L D ),一旋塗製程,其後之固化及乾燥步驟,等等 加以形成。於本實施例中,介電層2 0 4可以包插具有介 電常數(K)低於大約4 · 0之二氧化矽的各種材料。具 有K値低於二氧化矽者之材料例係列於以下表1及表2中 -11 - 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 518707 A7 B7 五、發明説明(9
介電材料 K値範圍 較佳沉積法 ----LI--------- 氟坡璃 3.2-3.6 CVD 聚醯亞胺 _ 3.0-3.5 旋塗法 氟化聚醯亞胺 _ 2.5-3.3 旋塗法 混合物/合成物 ___ 2.8 - 3.0 旋塗法 'v 9 I~I /'VNi 1 ______ 矽氧烷類 ___- 2.7-2.9 旋塗法 有機聚合物 2.3-2.7 旋塗法 a-C:F _____ 2.1-2.5 CVD Si-0-C ____ 2.4-2.8 CVD 環對二甲苯/氟化環對二甲^_- 2.2-2.6 CVD (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產笱^:工消費合作钍印^ 衣丄___— 介電材料 ____- K値範圍 較佳沉積法 有機聚合物 一- 2.3-2.7 旋塗法 a-C:F _____ 2.1-2.5 CVD Si-0-C ____ 2.4-2.8 CVD 環對二曱苯/氟化環對二見_5__- 2.2-2.6 CVD PTFE(聚四氟乙) ___ 2.0 旋塗法 毫微多孔矽石 ___ <2.0 旋塗法 毫微多孔有機物 ___~~— <2.0 旋塗法 表2 曰 介雷層2 0 4可以包含具有任一 然而,應了解的是’力%曆 旦有K値小於二氧化矽之材料。一般而言,低K値材料提 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -12- 518707 A7 B7 五、發明説明(1〇 ) 供較二氧化矽爲佳之電氣絕緣,藉以允許半導體裝置形成 較使用二氧化矽所能形成者爲小之更小之特性尺寸。 (請先閱讀背面之注意事項再填寫本頁) 於本例示製程中,在介電層2 0 4形成於先前形成層 之後’絕緣層2 0 6可以藉由傳統沉積製程,例如c V D ’ P V D ’ A L D,旋塗法,其後固化及乾燥步驟等,而 沉積於介電層2 〇 4之頂部。將如以下所述,絕緣層 2 0 6可以包含具有抗反射特性並對光微影及蝕刻方法有 阻抗之材料,例如氮化砂。 應知道的是,於此實施例或其他實施例之中,任何對 沉積一第一材料”於第二材料”上之說明可以包含沉積第 一材料於一或多數中間材料上,該等中間材料可以形成於 第二材料上,除非特別講到以外。再者,應知道的是,於 本實施例或其他實施例中,任何將第一材料沉積於第二材 料之”頂部”或”上”應不被認爲是限定於一特定方向。 例如,第一材料可以沉積於第一材料下,若諸材料係被形 成於一晶圓的底側的話。 經濟部智慧財/i^7H工消費合作社印製 在絕緣層2 0 6沉積於介電層2 0 4之頂部上之後, 一介電層2 0 8可以以任何傳統方法,例如C V D, PVD,ALD,一旋塗製程,其後固化及乾燥步驟等, 而沉積在絕緣層2 0 6之頂面。介電層2 0 8可以包含各 種材料,其具有低於二氧化矽之介電常數(K )値,例如 於表1及2所列出者。然而,應注意的是,介電層2 0 4 可以包含任何低於4 . 0之K値。 參考第2 B圖,下凹區2 1 0及非下凹區2 1 1可以 -13- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 518707 A7 __ B7 五、發明説明(11 ) (請先閱讀背面之注意事項再填寫本頁) 藉由任一適當方法,例如藉由微影及蝕刻等,然後被形成 於介電層2 0 8中。更明確地說,所使用微影方法包含 U V微影術,深u V微影術,X -射線微影術,電子微影 術,離子束微影術等。如所示,絕緣層2 0 6可以將介電 層2 0 4自介電層2 0 8分開,並因此可以降低於一用以 在介電層2 0 8中,形成下凹區2 1 0所使用之微影術及 蝕刻製程時,所蝕刻掉或損壞之介電層2 0 4之數量。再 者,絕緣層2 0 6可以包含抗反射特性,其可以降低光或 U V射線由絕緣層2 0 6及任何以下之諸層之反射,這可 能干擾於形成介電層2 0 8中之下凹區2 1 0所用之微影 及蝕刻製程。 經濟部智慧財/l^7a (工消費合作社印製 再者,參考第2 C圖,一阻障層2 1 2可以藉由任何 傳統沉積方法,例如C V D,P V D,A L D,旋塗製程 加上固化及乾燥步驟等加以沉積於介電層2 0 8之上。如 所繪,阻障層2 1 2同時也對齊下凹區2 1 2之壁面。另 外,阻障層2 1 2可以包含一材料,其可以防止隨後形成 之金屬層2 1 6擴散或浸出進入介電層2 0 8中,這將如 以下所述,該介電層2 0 8可能具有一多孔微結構。再者 ,阻障層2 1 2可以由一導電材料形成,其係附著至介電 層208及金屬層216 (第2D圖)。 如以下所述,金屬層216 (第2D圖)較佳由銅形 成。因此,於本實施例中,阻障層2 1 2可以包含對抗銅 擴散的材钭,例如鈦,鉬,鎢,氮化鈦,氮化鉅,氮化鎢 ,氮化鉅矽,氮化鎢矽等等。然而,應了解的是,阻障層 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297^釐) -14: 518707 A7 B7 五、發明説明(12 ) 2 1 2可以於一些應用中被省去。再者,當介電層2 〇 8 係由一對抗銅的材料作成,或當銅擴散入介電層2 〇 8將 (請先閲讀背面之注意事項再填寫本頁) 不會負面影響半導體裝置之效能時,阻障層2 1 2可以被 省略。 於阻障層2 1 2沉積於介電層2 0 8上之後,一種層 2 1 4可以藉由任何傳統方法,例如c V D,P V D, A L D ’ 一旋塗處理加上固化及乾燥步驟等加以沉積於阻 障層212之上。如以下所述,種層214可以包含相同 於隨後形成之金屬層2 1 6 (第2D圖)之材料,以促成
金屬層216之沉積及結合至阻障層212或介電層 208上(第2D圖),若未使用阻障層212的話。因 此’應了解的是,種層2 1 4於一些實施例中可以被省去 。例如,當金屬層2 1 6 (第2 D圖)(係以例如P V D ,C V D,A L D或旋塗法加上固化及乾燥步驟加以沉積 時,種層2 1 4將不必要。 經濟部智慧財4^7¾工消費合作社印製 再者,參考第2D圖,金屬層2 1 6可以藉由傳統方 法,例如電鍍,無電電鍍,P V D,C V D,A L D,旋 塗法加上固化及乾燥步驟等加以沉積於種層2 1 4 (第 2C圖)上。如所繪,金屬層216可以塡充下凹區域 2 10 (第2C圖)並覆蓋非下凹區域2 11 (第2C圖 )。另外,金屬層216可以包含各種導電材料,例如銅 ,銘,鎳,鉻,鋅’鎘’銀’金’铑’紀,鉑’錫’鉛’ 鐵,銦等等。再者,應了解的是’金屬層2 1 6可以包含 各種導電材料的合金。 -15- 本纸張尺度適用中國菌家標準(CNS ) A4規格(210X297公董) 518707 經濟部智慧財/1¾¾工消費合作社印製 A7 ____B7五、發明説明(14 ) 2 0 8電硏磨。例如,參考第3圖,於半導體晶圓1 〇 0 上之金屬層2 1 6可以以噴嘴3 0 0加以電硏磨。更明確 地說,噴嘴3 0 0可以施加一電解質流3 〇 4至金屬層 2 1 6上。此電解質流3 0 4可以爲一電極3 0 2所充電 。再者,如所繪,一可以操作於定電流或定電壓模式之電 源3 0 6可以供給相反電荷給電極3 0 2及金屬層2 1 6 。因此,當電解質流3 0 4相對於金屬層2 1 6被正充電 時’金屬離子可以由與電解質流3 0 4相接觸之金屬層 2 1 6部份去除。 於本例子中,電解質流3 0 4可以沿著螺旋路徑,藉 由沿著軸Y旋轉半導體晶圓1 〇 〇並沿著軸X平移半導體 晶圓1 0 0,加以施加至金屬層2 1 6。藉由施加電解質 流3 0 4於螺旋路徑中,金屬層2 1 6可以均勻地被電硏 磨。或者,電解質流3 0 4可以藉由將半導體晶圓1 〇 〇 保持固定及移動噴嘴3 0 0加以加至金屬層2 1 6上,以 施加電解質流3 0 4至金屬層2 1 6的個別部份。另一方 法係包含將半導體晶圓1 0 0及噴嘴3 0 0均移動,以施 加電解質流3 0 4至金屬層2 1 6的個別部份。對於電硏 磨的更詳細說明,見申請於2 0 0 0年二月4日之美國專 利申請第0 9 / 4 9 7,8 9 4號名爲”用以電硏磨在半 導體裝置上之金屬內連線之方法與設備”,該案係倂入作 爲參考。 再次參考第2 E圖,因爲電硏磨可以施加低橫向應力 於介電層2 0 8上,所以金屬層2 1 6可以由介電層 (請先閲讀背面之注意事項再填寫本頁) I 士 · 訂 f 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) -17 - 518707 Α7 Β7 五、發明説明(15 ) 208上電硏磨’而不會破碎介電層208,將金屬層 2 16由介電層208上分離,或者損及介電層208, 金屬層2 1 6,或阻障層2 1 2。 因此,電硏磨可以提供優於傳統去除製程的優點。特 別是,以CMP由介電層2 0 8硏磨金屬層2 1 6,由於 CMP之應力及壓力之故,可能造成介電層2 0 8破碎或 由金屬層2 1 6拉開。另外,因爲電硏磨可以實質上無應 力,所以可以不必要在介電層2 0 8內建立其他結構,以 增加介電層2 0 8之機械完整性。然而,應了解的是,本 發明可以與以其他結構建構之介電層2 0 8 —起使用。再 者,應了解的是,在金屬層2 1 6被以電硏磨由介電層 2 0 8之非下凹區2 1 1去除之前,金屬層2 1 6之一部 份可以藉由C Μ P,或其他處理加以去除。 經濟部智慧財4笱:3(工消費合作社印製 參考第2 F圖,在金屬層2 1 6由介電層2 0 8之非 下凹區211(桌2Ε圖)去除後,阻障層212可以藉 由任何傳統方法,例如濕蝕刻,乾化學鈾刻,乾電獎蝕刻 等,由介電層208之非下凹區211(第2Ε圖)去除 。然而,如所述,於部份應用中,可能未使用阻障層 2 12° 於阻障層2 1 2被去除後,參考第2 G圖,一絕緣層 2 1 8可以藉由適當方法,例如CVD,PVD,ALD ,旋塗法加上固化及乾燥步驟等加以沉積於介電層2 〇 8 上。如所示,絕緣層2 1 8可以接觸阻障層2 1 2及金屬 層216。再者,絕緣層218可以分離層202與沉積 本紙張尺度適财關家料KNS ) A4規格(210X297公董)~\〇Ζ '——--- 518707 A7 B7 五、發明説明(16 ) (請先閱讀背面之注意事項再填寫本頁) 於層2 0 2上之任一層。另外,絕緣層2 1 8可以包含抗 反射特性,其可以降低光或U V射線之由絕緣層2 1 8及 以下任一層之反射,這可能干擾執行於沉積於層2 〇 2上 之任一層之微影及蝕刻製程。再者,絕緣層2 〇 6可以降 低執行於沉積於層2 0 2上之諸層之微影及蝕刻製程中, 所蝕刻或損壞之層2 0 2中之材料量。因此,於本例示實 施例中,絕緣層2 1 8可以包含材料,其係抗反射並抗微 影及蝕刻方法,例如氮化矽。 上述用以於本實施例中形成層2 0 2製程可以重覆以 在層2 0 2上形成其他層。例如,參考第2H圖,介電層 2 2 0可以形成於層2 0 2之上,作爲另一層2 2 2的一 部份。溝渠及導孔可以形成於介電層2 2 0中,以分別形 成接線及插塞,其可以與層2 0 2中之金屬層2 1 6接觸 〇 經濟部智慧財凌局肖工消費合作社印製 另外,雖然本實施例係配合於半導體晶圓之一層中形 成一層加以說明,但可以了解的是,上述製程也可以用以 形成閘極,導孔或其他半導體裝置結構。例如,如於第 2A - 2H圖所示,介電層204可以以基材102 (第 1圖)替換,及下凹區2 1 0可以用以形成閘極。 參考第4圖,一例示嵌入製程的流程圖係加以說明。 於步驟4 0 0中,一介電層係形成於先前形成之層上或於 半導體晶圓之基材上。於步驟4 0 2中,一金屬層係沉積 於介電層上。於步驟4 0 4中,所沉積之金屬層係由介電 層上被電硏磨。 -19- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 518707 Α7 Β7 五、發明説明(17 ) (請先閲讀背面之注意事項再填寫本頁) 然而,應了解的是,可以對於流程圖中之處理加以作 出各種修改。例如,使用c M p以去除金屬層之一部份之 步驟可以加入於步驟4 0 2及4 0 4之間。另外,可以了 解的是,於第4圖中所述之每一步驟可以包含各種步驟。 例如,步驟4 0 0可以包含提供一低K介電材料,具有下 凹區形成於其上。再者,應了解的是,繪於第4圖中之步 驟可以用於任何嵌入製程中,包含一單嵌入法或雙層嵌入 法。 於第5 A - 5 Η圖中,顯示出本發明之另一實施例。 第5 Α - 5 Η圖之實施例於很多方面係類似於第2 Α -2H圖,除了參考第5A圖,一保護層5 0 0可以藉由任 一適當方法,例如PVD,CVD,ALD,旋塗法加上 固化及乾燥步驟等加以沉積於介電層2 0 8上。同樣地, 參考第5 Η圖,一保護層5 0 2可以沉積於介電層2 2 0 之上。 經濟部智慧財4¾¾工消費合作社印製 現在參考第5 Ε及5 F圖,保護層5 0 0可以分離開 介電層2 0 8與阻障層2 1 2,並因此可以保護介電層 2 0 8不受例如磨損或腐蝕之損壞,當阻障層2 1 2係以 任一適當方法,例如濕蝕刻,乾蝕刻,乾電漿蝕刻等加以 去除時。另外,參考第5 F - 5Η圖,保護層5 0 0可以 於阻障層2 1 2之去除後之各階段中,保留於介電層 2 0 8之非下凹區2 1·1上。因此,保護層5 0 0可以包 含一材料,其係抵抗來自例如濕蝕刻,乾蝕刻,乾電漿蝕 刻等等之處理的損壞,該材料係例如碳化矽,鑽石膜,二 -20- 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 518707 A7 B7 五、發明説明(18 ) 氧化矽等等。 (請先閲讀背面之注意事項再填寫本頁) 於第6A— 6 J圖中,層600及602之剖面係被 顯示以例示1出用以形成線及導孔之嵌入製程,其係例如 第1圖中之部份1 26中之線1 20及插塞1 1 9。如下 所述,於此例示製程中,層6 0 2之介電層包含一第一次 層612及一第二次層616。 參考第6 A圖,第一次層6 1 2可以形成於先前形成 之半導體晶圓層6 0 0之上,層6 0 0可以包含絕緣層 6 1 0,線6 0 6及選用阻障層6 0 8,其可以防止於線 6 0 6中之材料擴散或浸出進入介電層6 0 4。更明確地 說,第一次層6 1 2可以藉由任一適當方法,例如C V D ,P V D,A L D,旋塗法加上固化及乾燥步驟等加以形 成。第一次層6 1 2可以包含具有介電常數(K)値低於 二氧化矽之各種材料,例如於表1及2所列者。然而,應 知道的是,介電層6 0 4可以包含任何具K値小於4 . 〇 之材料。 經濟部智慧財產笱員工消費合作社印紫 於本例示實施例中,在第一次層6 1 2形成於先前形 成層6 0 0之後,絕緣層6 1 4可以藉由任一適當方法, 例如C V D,P V D,A L D,旋塗法加上固化及乾燥步 驟等加以沉積於第一次層6 1 2上。可以由以下所述,絕 緣層6 1 4可以包含具有抗反射特性並對微影及蝕刻方法 抵抗之材料,例如氮化矽。 於絕緣層6 1 4沉積於第一次層6 1 2後,第二次層 6 1 6可以藉由任一適當方法,例如CVD,PVD, -21 - 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 518707 A7 B7 五、發明説明(19 ) (請先閱讀背面之注意事項再填寫本頁) A L D ’旋塗法加上固化及乾燥步驟等加以沉積於絕緣層 6 1 4上。第二次層6 1 6可以包含具有低於二氧化矽之 介電常數(K )値之材料,例如於表1及2中所列者。然 而’應了解的是’第二次層6 1 6可以包含任何小於 4 . 0之K値的材料。 於本實施例中’第一次層612及第二次層616係 由具有類似介電常數之材料所形成。然而,如後所述,第 一次層6 1 2及第二次層6 1 6可以由具有不同介電常數 之材料形成。 經濟部智慧財4^78工消費合作社印髮 現參考第6 B圖,溝渠6 1 8可以藉由任一適當方法 ,例如微影及鈾刻等加以形成於第二次層6 1 6之中。更 明確地說,所用微影法可以爲U V微影法,深U V微影法 ,X -射線微影法,電子微影法,離子束微影法等等。如 所示,絕緣層6 1 4可以將第二次層6 1 6由第一次層 6 1 2分離,因此,可以降低於第二次層6 1 6形成溝渠 6 1 8時所用之微影及蝕刻處理時,所鈾刻掉及損壞之第 一次層6 1 2之量。再者,絕緣層6 1 4可以包含抗反射 特性,其可以降低由絕緣層6 1 4及任何以下層之光或 U V射線的反射,該反射可能干擾用以於第二次層6 1 6 中形成溝渠6 1 8之微影及鈾刻處理。 於本例示實施例中,於溝渠6 1 8形成於第二次層 6 1 6後,絕緣層6 1 4可以以任一適當方法’例如濕蝕 刻,乾蝕刻等等,由溝渠6 1 8之底部去除。 再者,於絕緣層6 1 4由溝渠6 1 8底部去除之後’ -22- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 518707 A7 B7 ___ 五、發明説明(2〇 ) (請先閲讀背面之注意事項再填寫本頁) 導孔6 2 0可以以任一適當方法,例如微影及蝕刻等被形 成於第一次層6 1 2之中。更明確地說,所用微影術可以 爲U V微影術,深U V微影術,X -射線微影術’電子微 影術,離子束微影術等等。如所示,絕緣層6 1 0可以將 第一次層6 1 2與先前形成於層6 0 0中之介電材料 6 0 4,線6 0 6及阻障層6 0 8分開,並且可以降低用 以於第一次層6 1 2中形成導孔6 2 0之微影及蝕刻處理 時,所蝕刻掉或損壞之先前形成之層6 0 0中之介電材料 6 0 4,線6 0 6及阻障層6 0 8之數量。再者,絕緣層 6 1 0可以包含抗反射特性,其可以降低光或U V射線之 由絕緣層6 1 0及任一下方之層的反射,這可能干擾用以 於第一次層6 1 2中之形成導孔6 2 0所用之微影及蝕亥[J 處理。應了解的是,溝渠6 1 8及導孔6 2 0可以被形成 ,而不必使用絕緣層6 1 4。 經濟部智慧时產笱肖工消費合作社印製 於本例示實施例中,於導孔6 2 0形成於第一次層 6 1 2之後,絕緣層6 1 0可以以任一適當方法,例如濕 鈾刻,乾鈾刻等,而由導孔6 2 0底部去除。因此,導孔 6 2 0可以與於先前形成層6 0 〇中之線6 0 6連接。 再者,參考第6 C圖,黏著層6 2 2可以藉由任一適 當方法,例如C V D,P V D,A L D,旋塗法加上固化 及乾燥步驟等加以沉積於層6 0 2上。如所繪,黏著:層 6 2 2可以對齊於溝渠6 1 8及導孔6 2 0之壁面。另外 ’黏者層6 2 2可以包含一材料,其可以提供平滑表面於 溝渠6 1 8及導孔6 2 0內’特別是,若介電層6 1 6及 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公餐) ?23 - 518707 A7 B7 五、發明説明(21 ) (請先閱讀背面之注意事項再填寫本頁) 6 1 2爲多孔或若於溝渠6 1 8及導孔6 2 0中之蝕刻剖 面粗糙的話。再者,黏著層6 2 2可以被選擇成一材料, 該材料係可以加強於介電層6 1 2,6 2 6及後續形成阻 fe*層6 2 4 (第6 E圖)間之黏著力,並將如下所述,阻 障層包含二氧化矽,氧化鉅,氧化鈦,氧化鎢,碳化矽等 等。然而,應了解的是,於部份應用中,黏著層6 2 2可 以省略,例如當於介電層6 1 2,6 1 6及阻障層624 間之直接黏著係適用於特定應用,並且,不會負面影響半 導體裝置的效率時。 參考第6D圖,於黏著層6 2 2沉積於層6 0 2後, 黏著層6 2 2可以以任一適當方法,例如非等向蝕刻等, 由導孔6 2 0之底部去除。如所示,非等向飽刻可以由導 孔6 2 0之底部去除黏著層6 2 2,而不必由導孔6 2 0 之壁面去除黏著層6 2 2。 經濟部智慧財凌笱爵、工消費合作f'i印製 再者,參考第6 E圖,黏著層6 2 2由導孔6 2 0之 底部去除後,阻障層6 2 4可以藉由任一適當方法,例如 C V D,P V D,A L D,旋塗法加上固化及乾燥步驟等 加以沉積於層6 0 2上。如所示,阻障層6 2 4可以對齊 溝渠6 1 8及導孔6 2 0之壁面。另外,如所示,阻障層 6 2 4可以包含一材料,其可以降低後續形成金屬層 628 (第6F圖)之擴散或浸出進入介電層6 16及 612之量,該等介電層616及612可以具有多孔微 結構。再者’阻障層6 2 4可以由一導電材料形成,其可 以黏著至介電層6 1 6及6 1 2,黏著層6 2 2,及金屬 24 本纸張尺度適用中國國家標準(CNS ) A4規格(210X 297公廣) 518707 A7 B7 五、發明説明(22 ) 層628 (第6F圖)。 如以下所述,金屬層6 2 8 (第6 F圖)較佳包含銅 。因此,於本實施例中,阻障層6 2 4可以包含對抗銅擴 散之材料,其係例如鈦,鉅,鎢,氮化鈦,氮化鉅,氮化 鎢’氮化鉅矽,氮化鎢矽等等。然而,應了解的是,阻障 層6 2 4可以於部份應用中被省去。例如,當介電層 6 1 6及6 1 2係由對抗銅擴散之材料所形成時,或當銅 之擴散入介電層6 1 6及6 1 2將不會對半導體裝置之效 能有負面影響時,阻障層6 2 4可以被省略。 於本例示實施例中,於阻障層6 2 4被沉積於層 6 0 2後,一種層6 2 6可以藉由任一適當方法,例如 C V D ’ P V D,A L D,旋塗法加上固化及乾燥步驟等 加以沉積於阻障層6 2 4上。種層6 2 6可以包含與先前 形成之金屬層6 2 8 (第6 F圖)相同之材料,並將如下 說明’以促成金屬層6 2 8 (第6 F圖)之沉積及黏結至 經濟部智慧財產笱肖工消費^作社印製 阻障層624,或至黏著層622及介電層6 16及 6 1 2,若未使用阻障層6 2 4的話。因此,於本實施例 中,種層6 2 6較佳包含銅。然而,應了解的是,種層 6 2 6可以於部份應用中被省去。例如,當金屬層6 2 8 (第6F圖)可以藉由例如CVD,PVD,ALD,旋 塗法加上固化及乾燥步驟等之方法,加以沉積,種層 6 2 6可能不必要。
再者,參考第6 F圖,金屬層6 2 8可以藉由任一適 當方法,例如電鍍,無電電鍍,CVD,PVD,ALD -25- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 518707 A7 __ B7 五、發明説明(25 ) 半導體裝置上之金屬內連線之方法與設備”,該案係倂入 作爲參考。 (請先閲讀背面之注意事項再填寫本頁) 再次參考第6 G圖,因爲電硏磨可以施加低橫向應力 於層6 0 2上,所以金屬層6 2 8可以由層6 0 2上電硏 磨,而不會破碎介電層616及612,將金屬層628 由介電層616及612上分離,或者損及介電層616 及612,金屬層628,或阻障層624。 因此’電硏磨可以提供優於傳統去除製程的優點。特 別是,以CMP由層602硏磨金屬層628,由於 CMP之應力及壓力之故,可能造成介電層6 1 6及 6 1 2破碎或由金屬層6 2 8拉開。另外,因爲電硏磨可 以實質上無應力,所以可以不必要在介電層6 1 6及 6 1 2內建立其他結構,以增加介電層6 1 6及6 1 2之 機械完整性。然而,應了解的是,本發明可以與以其他結 構建構之介電層6 1 6及6 1 2 —起使用。再者,應了解 的是,在金屬層6 2 8被以電硏磨由層6 0 2之非下凹區 去除之前,金屬層6 2 8之一部份可以藉由CMP,或其 他處理加以去除。 經濟部智慧財4苟肖工消費合作社印製 參考第6 Η圖,在金屬層6 2 8由層6 0 2之非下凹 區去除後,阻障層6 2 4可以藉由任一適當方法,例如濕 蝕刻,乾化學蝕刻,乾電漿蝕刻等,由層6 〇 2之非下凹 區去除。然而,如所述,於部份應用中,可能未使用阻障 層 6 2 4。 於阻障層6 2 4被去除後,參考第6 I圖,一絕緣層 衣紙張尺度適用中國國家標準(CNS)A4規格"7210X297公釐) ^2〇Ζ-- 518707 A7 B7 五、發明説明(26 ) 6 3 0可以藉由適當沉積法,例如C V D,P V D, (請先閱讀背面之注意事項再填寫本頁) A L D,旋塗法加上固化及乾燥步驟等加以沉積於層 6 0 2上。如所示,絕緣層6 3 0可以分離層6 0 2與沉 積於層6 0 2上之任一層。另外,絕緣層6 3 0可以包含 抗反射特性,其可以降低光或U V射線之由絕緣層6 3 0 及以下任一層之反射,這可能干擾執行於沉積於層6 0 2 上之任一層之微影及蝕刻製程。再者,絕緣層6 3 0可以 降低執行於沉積於層6 0 2上之諸層之微影及蝕刻製程中 ,所蝕刻或損壞之層6 0 2中之材料量。因此,於本例示 實施例中,絕緣層6 3 0可以包含材料,其係抗反射並抗 微影及蝕刻方法,例如氮化矽。 上述用以於本實施例中形成層6 0 2製程可以重覆以 在層6 0 2上形成其他層。例如,參考第6 J圖,一第一 次層6 3 2,一絕緣層6 34,及一第二次層6 3 6可以 形成於層6 0 2之上,以形成另一層6 3 8。溝渠及導孔 可以形成於層6 3 8中,以分別形成接線及插塞,其可以 與層6 0 2中之金屬層6 2 8接觸。 經濟部智慧財4¾員工消費合it社印製 於第8 A - 8 J圖中’本發明之另一例示實施例係被 顯示。第8 A - 8 J圖之實施例於很多方面係類似於第 6A— 6 J圖,除了參考第8A圖中,內連線層6 0 2之 介電層包含一第一次層8 0 0及一第二次層8 0 2 ,其具 有不同介電常數(K)。於第8A — 8 J圖中所繪之本實 施例中’內連線(溝渠6 1 8 )係形成於第二次層8 0 2 中,及插塞(導孔6 2 0 )係形成於第一次層8 0 2中。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -29 - 518707 A 7 B7 經濟部智总財4场肖工消費合作社印焚 五、發明説明(29 ) 1 000可以藉由適當方法,例如PVD,CVD, A L D,旋塗法加上固化及乾燥步驟等加以沉積於第二次 層6 1 6上。同樣地,參考第1 〇 J圖,保護層1 〇〇2 可以沉積於介電層6 3 6上。 參考第1 0G及1 〇H圖,保護層1 000可以將阻 障層6 2 4由第二次層6 1 6分離,因此,可以當阻障層 6 2 4以例如濕蝕刻,乾蝕刻,乾電漿蝕刻等之適當方法 加以去除時,保護第二次層不受損,例如磨損或腐蝕。另 外,參考第1 OH— 1 〇 J圖,保護層1 000可以於去 除阻障層6 2 4後之各階段中,保留於第二次層6 1 6之 非下凹區中。因此,保護層1 0 0 0可以包含一材料,其 係對抗例如濕蝕刻,乾蝕刻,乾電漿鈾刻等之製程的損壞 ,其係例如爲碳化矽,鑽石膜,二氧化矽等等。 於第1 1A — 1 1 J圖中,本發明之另一例示實施例 係被顯示。第1 1 A - 1 1 J圖之實施例於很多方面係類 似於第8A — 8 J圖,除了參考第1 1A圖中’保護層 1 000可以藉由適當方法,例如PVD ’ CVD ’ A L D,旋塗法加上固化及乾燥步驟等加以沉積於第二次 層802上。同樣地,參考第11J圖,保護層1〇〇2 可以沉積於介電層8 0 6上。 參考第1 1 G及1 1H圖’保護層1 000可以將阻 障層6 2 4由第二次層8 0 2分離,並且’可以當阻障層 6 2 4以例如濕鈾刻,乾蝕刻’乾電漿飩刻等之適當方法 加以去除時,保護第二次層8 0 2不受損’例如磨損或腐 (請先閲讀背面之注意事項再填寫本頁) 裝 ' 訂_ 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -32- 518707 A7 _________ B7 五、發明説明(3〇 ) (請先閱讀背面之注意事項再填寫本頁) 貪虫。另外,參考第1 1H - 1 1 J圖,保護層1000可 以於去除阻障層6 2 4後之各階段中,保留於第二次層 8 0 2之非下凹區中。因此,保護層1 〇 〇 〇可以包含一 材料’其係對抗例如濕蝕刻,乾鈾刻,乾電漿蝕刻等之製 程的損壞,其係例如爲碳化矽,鑽石膜,二氧化矽等等。 於第1 2A - 1 2H圖中,本發明之另一例示實施例 係被顯示。第1 2 A - 1 2 Η圖之實施例於很多方面係類 似於第9Α - 9Η圖,除了參考第1 2Α圖中,保護層 1 〇〇〇可以藉由適當方法,例如PVD,CVD, A L D,旋塗法加上固化及乾燥步驟等加以沉積於第二次 層8 02上。同樣地,參考第1 2H圖,保護層1 002 可以沉積於介電層8 0 6上。 經濟部智慧財4^73 (工消費合汴社印製 參考第1 2 E及1 2 F圖,保護層1 0 0 0可以將阻 障層6 2 4由第二次層8 0 2分離,因此,可以當阻障層 6 2 4以例如濕鈾刻,乾蝕刻,乾電漿蝕刻等之適當方法 加以去除時,保護第二次層8 0 2不受損,例如磨損或腐 蝕。另外,參考第12F - 12H圖,保護層1000可 以於去除阻障層6 2 4後之各階段中,保留於第二次層 8 0 2之非下凹區中。因此,保護層1 0 0 0可以包含一 材料,其係對抗例如濕蝕刻,乾蝕刻,乾電漿蝕刻等之製 程的損壞,其係例如爲碳化矽,鑽石膜,二氧化矽等等。 雖然,本發明參考某些實施例,例子,及應用加以說 明,但明顯地,各種實施例及變化可以在不脫離本發明下 加以完成。 本纸張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -33 -
Claims (1)
- 518 518 9, 25 A8 B8 C8 D8 夂、申請專利範圍 附件二a: 第9 0 1 2 3 0 9 7號專利申請案 中文申請專利範圍修正本 民國91年9月25日修正 1.一種整合金屬與低介電常數之介電材料的方法, 包含步驟: 沉積一介電層,其中該介電層包含具有低介電常數之 材料; 於該介電層中,形成下凹及非下凹區; · 沉積一金屬層於該介電層上,以塡充該下凹區及覆蓋 該非下凹區;及 電硏磨該金屬層,以去除該覆蓋該非下凹區之金屬層 同時保留於該下凹區中之金屬層。 2 .如申請專利範圍第1項所述之方法,其中該金屬· 層係可以由晶圓之諸部份個別地去除,而不必施加橫向應 力。 3 ·如申請專利範圍第1項所述之方法,其中該沉積 介電層步驟包含: 沉積一第一次層;及 沉積一第二次層於該第一次層上,其中該第二次層係 由一具有介電常數較第一次層爲低之材料所形成。 4 .如申請專利範圍第3項所述之方法,其中該形成 下凹區之步驟包含: 於第二次層中形成作爲諸內連線之多數溝渠;及 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) ---------------訂----- (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 518707 A8 B8 C8 D8 胃包含步驟 申請專利範圍 於第一次層中形成作爲多數插塞之導孔。 5 ·如申請專利範圍第3項所述之方法 在机積第二次層前,沉積一絕緣層於該第一次餍上。 6 ·如申請專利範圍第3項所述之方法,其中該第一 次層包含一氧化矽及第二次層包含一材料,該材料有低於 二氧化矽之介電常數。 ' 7 .如申請專利範圍第3項所述之方法,其中該第一 次層包含具有低介電常數之材料,及該第二次層具有超低 介電常數之材料。 8 ·如申請專利範圍第3項所述之方法,其中該第一 次層之材料具有大於2 · 5及小於4 · 0之介電常數。 9 _如申請專利範圍第3項所述之方法,其中該第二 次層之材料具有於1 ·;[至2 · 5間之介電常數。 1 〇 ·如申請專利範圍第3項所述之方法,其中該第 一次層之材料具有1·8之介電常數。 1 1 ·如申請專利範圍第1項所述之方法,更包含步 驟· ί几積一阻障層於介電層及金屬層之間。 1 2 _如申請專利範圍第χ 1項所述之方法,其中該 金屬層包含銅。 1 3 .如申請專利範圍第1 1項所述之方法,更包含 步驟: 在電硏磨金屬層後,由非下凹區去除該阻障層。 (請先閲讀背面之注意事項再填寫本頁) 、言 經濟部智慧財產局員工消費合作社印製 表紙張尺度適用中國國家標準(CNS ) A4規格(210 X 297公釐) 2- 518707 A8 B8 C8 ____D8 六、申請專利範圍 1 4 .如申請專利範圍第1項所述之方法,更包含步 驟: (請先閲讀背面之注意事項再填寫本頁) 沉積一黏著層於該介電層及該金屬層之間。 1 5 .如申請專利範圍第1項所述之方法,更包含步 驟: 在電硏磨金屬層前,使用化學機械硏磨,去除該金屬 層的一部份。 16 ·—種整合金屬與低介電常數之介電材料的方法 ,包含步驟: 沉積一介電層,其具有較二氧化矽爲低之介電常數; 在該介電層中,形成下凹及非下凹區; 沉積一金屬層以塡充該下凹區及覆蓋該非下凹區; 電硏磨該金屬層,以去除覆蓋住該非下凹區之金屬層 ,同時,施加橫向應用給該金屬層。 1 7 ·如申請專利範圍第1 6項所述之方法,其中該 形成下凹區步驟包含: 經濟部智慧財產局員工消費合作社印製 於介電層中,形成作爲內連線之溝渠;及 於介電層中,形成作爲插塞之導孔。 1 8 ·如申請專利範圍第1 7項所述之方法,其中該 沉積介電層包含步驟: 沉積一第一次層,其中作爲內連線之溝渠係只形成於 第一次層中;及 沉積一第二次層,其具有較第一次層爲低之介電常數 ,其中作爲插塞之導孔係形成於第二次層中。 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) -3 - 518707 8 8 8 8 ABCD 々、申請專利範圍 (請先閲讀背面之注意事項再填寫本頁) 1 9 .如申請專利範圍第1 8項所述之方法,其中該 第一次層包含二氧化矽及第二次層包含一材料,其具有較 二氧化矽爲低之介電常數。 2 〇 .如申請專利範圍第1 8項所述之方法,其中該 第一次層包含具有低介電常數之材料,及該第二次層具有 超低介電常數之材料。 2 1 .如申請專利範圍第1 6項所述之方法,更包含 步驟: 沉積一阻障層於介電層及金屬層之間。 · 2 2 .如申請專利範圍第2 1項所述之方法,更包含 步驟 : 沉積一黏著層於該介電層及該金屬層之間。 2 3 .如申請專利範圍第1 9項所述之方法,更包含 步驟: 在電硏磨金屬層後,由非下凹區去除該阻障層。 2 4 .如申請專利範圍第1 6項所述之方法,更包含 步驟: 經濟部智慧財產局員工消費合作社印製 在電硏磨該金屬層前,使用化學機械硏磨,去除該金 屬層的一部份。 2 5 . —種半導體晶圓層,包含: 一介電層,具有下凹及非下凹區,其中該介電層包含 一第一次層,及 一第二次層,其具有較第一次層爲低之介電常數;及 本紙張尺度適用中國國家樣準(CNS ) A4規格(210X297公釐) -4 - 518707 AB1CD 經濟部智慧財產局員工消費合作社印製 更包含: 一阻障層,沉積於介電層及金屬層之間。 3 3 ·如申請專利範圍第3 2項所述之半 其中該金屬層包含銅。 墙 六、申請專利範圍 一金屬層,沉積於介電層之下凹區內。 2 6 ·如申請專利範圍第2 5項所述之半導體晶圓層 ’更包含· 諸線,形成於第一次層中;及 諸插塞,形成於第二次層中。 2 7 ·如申請專利範圍第2 5項所述之半導體晶圓層 ,其中該第一次層包含二氧化矽及第二次層包含一材料, 其具有較二氧化矽爲低之介電常數。 2 8 ·如申請專利範圍第2 5項所述之半導體晶圓層 ’其中該第一次層包含具有低介電常數之材料, 次層具有超低介電常數之材料。 及該第二 2 9 ·如申請專利範圍第2 5項所述之 ,其中該第一次層包含材料,其具有大於2 ^ _晶_餍 4 . 0之介電常數。 及小於 3〇.如申請專利範圍第2 9項所述之半 ,其中該第二次層包含材料,其具有於i _碍聰晶_ 之介電常數。 3 1 ·如申請專利範圍第2 9項所述之半 ,其中該第二次層包含材料,其具有2.職晶_臑 3 2 ·如申請專利範圍第2 5項所述> ^ 數。 半_髏曰 騰 ------------------訂 .^0 (請先閲讀背面之注意事項再填寫本頁> 本紙張尺度適用中國國家揉準(CNS ) A4規格(17^797公着) -5- 518707 A8 B8 C8 D8 々、申請專利範圍 3 4 .如申請專利範圍第2 5項所述之半導體晶圓層 ,更包含: 一黏著層,沉積於介電層及該金屬層之間。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -6- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公嫠)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US23358700P | 2000-09-18 | 2000-09-18 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW518707B true TW518707B (en) | 2003-01-21 |
Family
ID=22877855
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW090123097A TW518707B (en) | 2000-09-18 | 2001-09-19 | Method for integrating copper with ultra-low K dielectrics |
Country Status (10)
Country | Link |
---|---|
US (1) | US7119008B2 (zh) |
EP (1) | EP1325516A4 (zh) |
JP (1) | JP2004509467A (zh) |
KR (1) | KR101031682B1 (zh) |
CN (2) | CN1732561A (zh) |
AU (1) | AU2001292762A1 (zh) |
CA (1) | CA2421799A1 (zh) |
IL (1) | IL154869A0 (zh) |
TW (1) | TW518707B (zh) |
WO (1) | WO2002023616A1 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI459508B (zh) * | 2009-06-03 | 2014-11-01 | Novellus Systems Inc | 用於互連的界面覆蓋層 |
US9633896B1 (en) | 2015-10-09 | 2017-04-25 | Lam Research Corporation | Methods for formation of low-k aluminum-containing etch stop films |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6299741B1 (en) | 1999-11-29 | 2001-10-09 | Applied Materials, Inc. | Advanced electrolytic polish (AEP) assisted metal wafer planarization method and apparatus |
US6537144B1 (en) | 2000-02-17 | 2003-03-25 | Applied Materials, Inc. | Method and apparatus for enhanced CMP using metals having reductive properties |
US6848970B2 (en) | 2002-09-16 | 2005-02-01 | Applied Materials, Inc. | Process control in electrochemically assisted planarization |
US7066800B2 (en) | 2000-02-17 | 2006-06-27 | Applied Materials Inc. | Conductive polishing article for electrochemical mechanical polishing |
US6811680B2 (en) | 2001-03-14 | 2004-11-02 | Applied Materials Inc. | Planarization of substrates using electrochemical mechanical polishing |
US6951599B2 (en) | 2002-01-22 | 2005-10-04 | Applied Materials, Inc. | Electropolishing of metallic interconnects |
AU2003230847A1 (en) * | 2002-04-09 | 2003-10-27 | Rensselaer Polytechnic Institute | Electrochemical planarization of metal feature surfaces |
JP2006128722A (ja) * | 2002-04-12 | 2006-05-18 | Renesas Technology Corp | 半導体装置 |
TWI300971B (en) | 2002-04-12 | 2008-09-11 | Hitachi Ltd | Semiconductor device |
US6984301B2 (en) * | 2002-07-18 | 2006-01-10 | Micron Technology, Inc. | Methods of forming capacitor constructions |
US7842169B2 (en) | 2003-03-04 | 2010-11-30 | Applied Materials, Inc. | Method and apparatus for local polishing control |
US7070207B2 (en) * | 2003-04-22 | 2006-07-04 | Ibiden Co., Ltd. | Substrate for mounting IC chip, multilayerd printed circuit board, and device for optical communication |
US7244673B2 (en) * | 2003-11-12 | 2007-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integration film scheme for copper / low-k interconnect |
US7382012B2 (en) * | 2006-02-24 | 2008-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing parasitic capacitance of MIM capacitor in integrated circuits by reducing effective dielectric constant of dielectric layer |
JP5194393B2 (ja) * | 2006-06-23 | 2013-05-08 | 東京エレクトロン株式会社 | 半導体装置の製造方法 |
CN102332427A (zh) * | 2011-10-13 | 2012-01-25 | 上海华力微电子有限公司 | 第一层铜互连的制作方法 |
CN103692293B (zh) * | 2012-09-27 | 2018-01-16 | 盛美半导体设备(上海)有限公司 | 无应力抛光装置及抛光方法 |
US10181443B2 (en) * | 2013-02-04 | 2019-01-15 | Taiwan Semiconductor Manufacturing Company Limited | Support structure for barrier layer of semiconductor device |
US9859156B2 (en) * | 2015-12-30 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with sidewall dielectric protection layer |
KR20230171483A (ko) * | 2016-09-30 | 2023-12-20 | 후지필름 가부시키가이샤 | 반도체 칩의 제조 방법 및 패턴 형성 방법 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5340370A (en) * | 1993-11-03 | 1994-08-23 | Intel Corporation | Slurries for chemical mechanical polishing |
US5880018A (en) * | 1996-10-07 | 1999-03-09 | Motorola Inc. | Method for manufacturing a low dielectric constant inter-level integrated circuit structure |
JP3116897B2 (ja) | 1998-03-18 | 2000-12-11 | 日本電気株式会社 | 微細配線形成方法 |
US6284050B1 (en) | 1998-05-18 | 2001-09-04 | Novellus Systems, Inc. | UV exposure for improving properties and adhesion of dielectric polymer films formed by chemical vapor deposition |
US6395152B1 (en) * | 1998-07-09 | 2002-05-28 | Acm Research, Inc. | Methods and apparatus for electropolishing metal interconnections on semiconductor devices |
CA2314109A1 (en) * | 1998-10-14 | 2000-04-20 | Faraday Technology, Inc. | Electrodeposition of metals in small recesses using modulated electric fields |
US6259160B1 (en) * | 1999-04-21 | 2001-07-10 | Advanced Micro Devices, Inc. | Apparatus and method of encapsulated copper (Cu) Interconnect formation |
US6136707A (en) * | 1999-10-02 | 2000-10-24 | Cohen; Uri | Seed layers for interconnects and methods for fabricating such seed layers |
US6252290B1 (en) * | 1999-10-25 | 2001-06-26 | Chartered Semiconductor Manufacturing Ltd. | Method to form, and structure of, a dual damascene interconnect device |
US6736952B2 (en) * | 2001-02-12 | 2004-05-18 | Speedfam-Ipec Corporation | Method and apparatus for electrochemical planarization of a workpiece |
US6790336B2 (en) * | 2002-06-19 | 2004-09-14 | Intel Corporation | Method of fabricating damascene structures in mechanically weak interlayer dielectrics |
-
2001
- 2001-09-18 CN CNA018158625A patent/CN1732561A/zh active Pending
- 2001-09-18 EP EP01973154A patent/EP1325516A4/en not_active Withdrawn
- 2001-09-18 JP JP2002527564A patent/JP2004509467A/ja active Pending
- 2001-09-18 CN CN2009101491029A patent/CN101577247B/zh not_active Expired - Fee Related
- 2001-09-18 CA CA002421799A patent/CA2421799A1/en not_active Abandoned
- 2001-09-18 AU AU2001292762A patent/AU2001292762A1/en not_active Abandoned
- 2001-09-18 IL IL15486901A patent/IL154869A0/xx unknown
- 2001-09-18 KR KR1020037003937A patent/KR101031682B1/ko not_active IP Right Cessation
- 2001-09-18 US US10/380,848 patent/US7119008B2/en not_active Expired - Fee Related
- 2001-09-18 WO PCT/US2001/029173 patent/WO2002023616A1/en active Application Filing
- 2001-09-19 TW TW090123097A patent/TW518707B/zh not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI459508B (zh) * | 2009-06-03 | 2014-11-01 | Novellus Systems Inc | 用於互連的界面覆蓋層 |
US9633896B1 (en) | 2015-10-09 | 2017-04-25 | Lam Research Corporation | Methods for formation of low-k aluminum-containing etch stop films |
Also Published As
Publication number | Publication date |
---|---|
US7119008B2 (en) | 2006-10-10 |
KR20030040468A (ko) | 2003-05-22 |
CN1732561A (zh) | 2006-02-08 |
AU2001292762A1 (en) | 2002-03-26 |
EP1325516A4 (en) | 2007-06-06 |
US20040266130A1 (en) | 2004-12-30 |
JP2004509467A (ja) | 2004-03-25 |
KR101031682B1 (ko) | 2011-04-29 |
CN101577247B (zh) | 2011-12-14 |
WO2002023616A1 (en) | 2002-03-21 |
CN101577247A (zh) | 2009-11-11 |
WO2002023616A8 (en) | 2002-07-11 |
CA2421799A1 (en) | 2002-03-21 |
EP1325516A2 (en) | 2003-07-09 |
IL154869A0 (en) | 2003-10-31 |
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---|---|---|---|
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