TW512522B - Mask ROM structure - Google Patents

Description

512522 五、發明說明（1) 本案為一種唯讀記憶體結構，尤指一種遮罩式唯讀記 憶體結構。 記憶體分為非揮性發記憶體與揮發性記憶體。非揮發 性記憶體包含各種唯讀記憶體，例如遮罩式唯讀記憶體 (Mask _)。 遮罩式記憶體可以寫入永久性的資料，適合大量生 產，其應用相當廣範，例如一般的遊戲機裡的遊戲程式， 即存在這種記憶體裡。 如圖一所示，Mask ROM的架構及動作原理巨觀上來看 是一樣的，即是先選中垂直方向上的位元線（BL )，再選中 水平方向上的字元線（W L )，縱橫交錯到唯一的點，此點代 表一個開啟（turn on )的元件，而這一個開啟的元件並不 一定會將所屬的B L電位拉到V S S，因為元件可能沒有連接 到B L 〇 傳統的M a s k R 0 Μ架構係針對埋藏編碼（B u r r i e d C 〇 d e ; 製程而設計的，填碼位於閘極（G a t e )正下方，意味著源極 與汲極可以共用以便縮減尺寸，但是其從填碼到產品上市 的時程太長，所以無法搶得市場先機（T i m e t ο M a r k e t)。 為了搶得市場先機，於是有介層編碼（Vi a code)及接 觸層編碼（con tact code )二種編碼出現。這二種編碼的優 點是，編碼屬於後段製程，所以，從編碼到產品出廠的時 間加快，可以很快佔得市場先機。但這二種編碼的缺點卻 是製程中，没極不能共用，尺寸增大。 本案的目的即根據上述習用技術的缺點，提出一改善

第4頁 512522 五、發明說明（2) 的結構，可兼顧到元件尺寸與市場先機，進而提高產業的 競爭力。 為達上述目的，本案提出一種遮罩式唯讀記憶體 (Mask ROM)結構，包含·· 一基礎層； 一弟一推雜層’係形成於該基礎層上9措以作為該遮 罩式唯讀記憶體之一預備地線；

一第二摻雜層，係形成於該第一摻雜層上，藉以與該 第一摻雜層形成一開關；以及 一編碼層，係形成於該第一摻雜層及該第二摻雜層 上，以於運作時，由該開關決定讀取該編碼層之一資枓。 如所述之遮罩式唯讀記憶體結構，其中該第一摻雜層 與該第二摻雜層係為不同性質者。 如所述之遮罩式唯讀記憶體結構，其中該第一摻雜層 為P摻雜層，第二摻雜層為N摻雜層。 如所述之遮罩式唯讀記憶體結構，其中該預備地線係 為一字元線（word line)。 如所述之遮罩式唯讀記憶體結構，其中該開關係為一 二極體。 如所述之遮罩式唯讀記憶體結構，其中該編碼層之形 式係為介層編碼（V i a c 〇 d e)。 如所述之遮罩式唯讀記憶體結構，其中該編碼層之形 式係為接觸層編碼（C ◦ n t a c t c 〇 d e )。 另外，本案提出另一種遮罩式唯讀記憶體（M a s k R 0 M )

第5頁 512522 五、發明說明（3) 結構，包含： 複數個位元組 ，各具一預備地線；以及 金屬層，位於該複數個位元組上方，藉以連接該預 備地線 為一 記憶 記憶 含·· 如所述之遮罩 字元線（W 〇 r d 如所述之遮罩 體之編碼形式 如所述之遮罩 體之編碼形式 另外 種遮 式唯Ί買記憶體結構’其中該預備地線係 Line)。 式唯讀記憶體結構，其中該遮罩式唯言買 係為介層編碼（V i a c 〇 d e)。 式唯讀記憶體結構’其中該遮罩式唯言買 係為接觸層編碼（C ο n t a c t c 〇 d e )。 罩式唯讀記憶體（M a s k R 0 M )結構，包· 第一記憶區 弟>一 §己憶區 主動隔絕裝 ；以及 置，藉以隔絕該第一記憶區及該第二記 •隱區 式唯讀記憶體結構，其中該主動隔絕裝 元件，該等主動元件之閘極係電連接至 如所述之遮罩 置包含複數個主動 一接地電位。 如所述之遮罩式唯讀記憶體結構，其中該等主動元件 係為MOS元件。 如所述之遮罩式唯讀記憶體結構，其中該等主動元件 之閘極係各別連接至一 ρ ο 1 y線。

111 llllii

512522 五、發明說明（4) 本案得藉由下列圖示之詳細說明、俾得更深入之了 解： 圖 一 習 用 技 術 示 意 圖 〇 圖 二 本 案 較 佳 實 施 例 之 Mask ROM架 構 圖一。 圖 二 本 案 較 佳 實 施 例 之 佈局 圖及剖 面 圖。 圖 四 本 案 較 佳 實 施 例 之 Mask ROM架 構 圖二。 圖 五 本 案 較 佳 實 施 例 之 Mask ROM架 構 圖二。 圖號對照： WL:字元線 D :二極體 N掺雜層3 2 BL :位元線 BG :預備地線 MOS: MOS電晶體 基礎層3 1 P摻雜層3 3 第一記憶區5 1 該第二記憶區5 2 如圖二所示，每一個c e 1 1由一個二極體（D i 〇 d e )組 成，而D i ode的N端與同一字元線（WL )的相鄰D i ode的N端相 接，藉此構成預備地線B G。預備地線B G並不直接接到 VSS，是否接到VSS，係由字元線（WL)所接到的元件所決定 (在此暫定為反向器），而介層編碼Ύ i a C 〇 d e則決定c e 1 1 是否接到位元線B L。 其動作原理如下： 1 ·如果垂直解碼器選擇到BL1 ; 2 · BL1充電至邏輯高電位；

第7頁 512522 五、發明說明（5) 3 ·如果水平解碼器選擇到WLO ; 4 ·二極體D ( 0，1 )開啟，因為其透過介層編碼（V i a c o d e )連接到B L 1 ; 5 · BL1放電至低電位。 由上可知，二極體係為一開關，可作為資料讀取的閘 門，若被選擇的二極體上打的code是1 ，則讀到1 ，若打 的code是〇 ，則讀到〇 。 如圖三所示，上半部為佈局圖，下半部為對應之剖視 圖。要瞭解本案之架構，必須同時觀看佈局圖及剖面圖。 其主要包含基礎層3 1、N摻雜層3 2及P摻雜層3 3，製程如 下： . 1 · N摻雜層形成； 2 ·植入P型摻質至N摻雜層中接觸層（Contact)的預 定位置。 3 ·植入P時控制濃度與深度，使之在水平方面恰足 以包住contact又不擴散至N摻雜層的邊緣，垂直方面則留 下一定空間當作預備地線。 4 ·形成contac t並在其上方覆以Metall。 5 ·以V i a用來選擇是否要將這個D i 〇 d e連到B i t Line(Metal 2)° # 本案的一個重要特徵即是，d i ode垂直並聯並且預備 地線就在其正下方，而d i ode及預備地線的形成則以 B u r r i e d P植入的濃度與深度來製作，這一點由佈局

第8頁 512522 五、發明說明（6) ^__ (layout)圖及剖面圖可輕易看出。經由本案之發 局尺寸可縮減2 5 %以上。 ’佈 如圖四所示。每個字元組裡含有八字元，其可利 contact code編碼，而用共用的預備地線N摻雜層並聯 m e t a 1 2。這樣的做法，可以使佈局更有規則。 尸 圖五則為圖二的變型，不一樣之處在於，圖五在一 吕己fe區間加了 一個主動隔絕（a c t丨v e丨s 〇 1 a t丨〇n )裝置，1固 以隔絕該第一記憶區5 1及該第二記憶區5 2。其中該主耜 絕裝置包含複數個主動元件，該等主動元件之閘極係^ ^ 接至一接地電位。該等主動元件係為M〇s元件。該等主兒連 元件之閘極係各別連接至一 P 〇 1 y線。 力 此之外，如果產品用doub 1 e me ta 1 process而c〇de 部只使用c ο n t a c t，則可藉由i a y 〇 u t方式的改變而形成字 元水平並聯，也就是字元線採用meta 1 1，而只需要

Global VSS’ 這樣做將使 Word Line( poly)不需自 至B y t e N縱貫全場。 根據本案之罩幕式唯讀記憶體結構，其W0rd Line

Delay Time大幅減少，而連接Gi〇bal VSS的Metal 2本質 上阻抗極低，也就是增加水平方向的速度，而且尺寸更 小’至於所付出的代價，就是上市時間較為延緩（原本使· 用Via Code’現在使用Contact Code)，而在未來 M u t i 1 a y e r m e t a 1和快速上市的壓力下，可以預見這個架 構將可為整個產品提供更高的競爭力。 本案得由熟悉本技藝之人士任施匠思而為諸般修飾，

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512522 圖式簡單說明 圖一 習 用 技 術 示 意 圖 〇 圖二 本 案 較 佳 實 施 例 之 Mask ROM 架 構 圖一。 圖三 本 案 較 佳 實 施 例 之佈局 圖及 剖 面 圖。 圖四 本 案 較 佳 實 施 例 之 Mask ROM 架 構 圖二。 圖五 本 案 較 佳 實 施 例 之 Mask ROM 架 構 圖三。

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Claims (1)

1. 512522 六、申請專利範圍 1 · 一種遮罩式唯讀記憶體（Mask ROM)結構，包含： 一基礎層； 一第一摻雜層，係形成於該基礎層上，藉以作為該遮 罩式唯讀記憶體之一預備地線； 一第二摻雜層，係形成於該第一摻雜層上，藉以與該 第一摻雜層形成一開關；以及 一編碼層，係形成於該第一摻雜層及該第二摻雜層 上，以於運作時，由該開關決定讀取該編碼層之一資枓。

   2 ·如申請專利範圍第1項所述之遮罩式唯讀記憶體結 構，其中該第一摻雜層與該第二摻雜層係為不同性質者。 3 ·如申請專利範圍第2項所述之遮罩式唯讀記憶體結 構，其中該第一摻雜層為P摻雜層，第二摻雜層為N摻雜 〇 4 ·如申請專利範圍第1項所述之遮罩式唯讀記憶體結 構，其中該預備地線係為一字元線（w 〇 r d 1 i n e )。 5 ·如申請專利範圍第1項所述之遮罩式唯讀記憶體結· 構，其中該開關係為一二極體。 6 ·如申請專利範圍第1項所述之遮罩式唯讀記憶體結 構，其中該編碼層之形式係為介層編碼（V i a c 〇 d e)。 7 ·如申請專利範圍第1項所述之遮罩式唯讀記憶體結

   構，其中該編碼層之形式係為接觸層編碼（C ο n t a c t code ) ° · 8 · —種遮罩式唯讀記憶體（Mask ROM)結構，包含： 複數個位元組，各具一預備地線；以及

   第12頁 512522 六、申請專利範圍 . 一金屬層，位於該複數個位元組上方，藉以連接該預 備地線。 9 ·如申請專利範圍第，8項所述之遮罩式唯讀記憶體結 構，其中該預備地線係為一字元線（W 〇 r d L i n e )。 1〇·如申請專利範圍第8項所述之遮罩式唯讀記憶體結 構，其中該遮罩式唯讀記憶體之編碼形式係為介層編碼 (Via code) 〇 1 1 ·如申請專利範圍第8項所述之遮罩式唯讀記憶體結

   構，其中該遮罩式唯讀記憶體之編碼形式係為接觸層編碼 (Contact code)〇 1 2 · —種遮罩式唯讀記憶體（Mask ROM)結構，包含： 一第一記憶區； . 一第二記憶區；以及 一主動隔絕裝置，藉以隔絕該第一記憶區及該第二記 憶區。 1 3 ·如申請專利範圍第1 2項所述之遮罩式唯讀記憶體 結構，其中該主動隔絕裝置包含複數個主動元件，該等主 動元件之閘極係電連接至一接地電位。 1 4 ·如申請專利範圍第1 3項所述之遮罩式唯讀記憶體 結構，其中該等主動元件係為M0S電晶體。

   1 5 ·如申請專利範圍第1 3項所述之遮罩式唯讀記憶體 結構，其中該等主動元件之閘極係各別連接至一 ρ 〇 1 y線。

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