TW510040B

TW510040B - Electrostatic discharge protection circuit for substrate-triggered high-low voltage input/output circuit

Info

Publication number: TW510040B
Application number: TW090125932A
Authority: TW
Inventors: Ming-Dou Ker; Chien-Hui Chuan
Original assignee: Taiwan Semiconductor Mfg
Priority date: 2001-10-19
Filing date: 2001-10-19
Publication date: 2002-11-11
Also published as: US6903913B2; US20030076645A1

Description

510040 五、發明說明（l) 本發明係有關於一種高低壓輸出入電路之靜電放電 (electrostatic discharge，ESD)防護電路，尤指一種利用基體觸發技術（substrate triggering technique)之 ESD防護電路。為了製造更高積集度以及更高運算速度的積體整合電路（integrated circuit，1C)，半導體晶片上的金氧半 (metal oxide semiconductor，M0S)電晶體便不得不跟著縮小。然而，為了保持固定電場強度的需求，隨著M〇s電晶體的縮小，供應給I C的電源電壓也必須跟著減小。所以 ’以較先進的半導體製程製作的I C多使用較低的電源電壓 ’相對的，也產生低電壓信號。只是，在系統上，使用較 f電源電壓的I C不只是要可以接收其他使用該較低電源電壓的I C所產生的低電壓信號，為了丨c彼此的相容性，也需要接受以較舊的半導體製程所製作的1(：(使用較高電源電壓之1C)所產生的高電壓信號。高電壓信號往往容易導致專為低電壓設計之M0S電晶體的元件可靠度（device rel iabi 11 ty)問題，因此，使用較低電源的IC之輸入埠必須要經過特別的設計，才能夠避免接收高電壓信號時所可能導致的元件損傷。如此可以同時接受較高電壓信號以及較低電壓信號的輸出入埠稱為高低電壓輸出入埠。第1圖為一種習知的高低壓輸出入埠之輸出埠電路。其中，包含有以兩個NM0S電晶體（Nal、Na2)串接的拉下電路（pull-down circuit)l〇。^1 的閘極連接於 1C 的 VDD 電源，Na2的閘極連接於一内部電路（internal circuit)

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11。利用弟1圖中的連接方式’如果接合銲墊14處的電壓南於V D D電源’則接點1 2處的電壓頂多與v D D電源之電壓相同，可以避免Na2之閘氧化層遭受過大的跨壓而有可靠度的問題。 & 當相對於VSS電源為正衝擊的ESD事件發生於接合辉塾 14時，第1圖中的輸出部分電路主要是靠寄生在兩個堆f叠之NM0S電晶體（Nal以及Na2)下的NPN雙極性接面電晶體 (bipolar junction transistor ，BJT)，禾J 用NPN BJT 的返馳（snap-back)效應來釋放ESD電流。然而，如果只是運用Nal的汲極到Nal所在的基底（bulk)之接面崩潰電流來觸發NPN B JT，畢竟NM0S電晶體之汲極與基底之間的崩潰電壓是相當的高，其觸發速度可能過慢而導致Esd防護效能不足。有鑑於此’本發明的主要目的，在於利用基底觸發的技術，提供一種觸發寄生在堆疊之NM0S電晶體的NPN BJT 的ESD防護電路。本發明的另一主要目的是，整個ESD防護電路可以耐受高電壓信號，不會導致元件可靠度問題。根據上述之目的，本發明提出一種防護電路，適用於一高低壓1C。該ESD防護電路包含有至少一串接 (caseode)電晶體對（transistor pair)以及一觸發電流產生電路。每一串接電晶體對包含有一第一NM〇s(N/type metal oxide semiconductor)電晶體以及一第二nm〇s 電晶體。该苐一 NM0S電晶體設於一 p型半導體層上，具有一閘

0503-6461TWF;TSMC2001 -0388;Edwa rd.p t d 第5頁 510040 五、發明說明（3) 極區、一沒極區以及一源極區。該第一NM〇s電晶體之汲極區耦合至該高低壓1C之一接合銲墊，該第一NM〇S電晶體之閘極區耦合至该南低壓1C之一低電源（i〇w p0wer supply) 。该第二Ν Μ 0 S電晶體設於該p型半導體層上，具有一閘極區、一汲極區以及一源極區。該第二關〇3電晶體之源極區摩禺合至该咼低壓1C之一接地線（ground piane)。該第一 NM0S電晶體之源極區耦合至第二NM〇s電晶體之汲極區。該第一 NM0S電晶體之汲極區、該p型半導體層以及該第二 NM0S電晶體之源極區分別構成一寄生之NpN雙極性接面電晶體（bipolar junction transistor，BJT)之一射極、一基極以及一集極。於一ESD事件時，該觸發電流產生電路 ^供一觸發電流與該基極，以觸發該寄生之Npn雙極性接面電晶體，並釋放ESD電流。於正常操作時，該觸發電流產生電路則關閉該NPN雙極性接面電晶體。該觸發電流產生電路可以承受高電壓信號，而不會影響元件可靠度。本發明之優點在於可以適度的增快ESD防護電路的觸發速度。利用基體觸發的技術，寄生的NPN bjt可以比較快速的開啟，較早釋放ESD電流，以保護高低壓1(：中的^ 他元件。為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說下：圖式之簡單說明：第1圖為一種習知的高低壓輸出入埠之輸出埠電路；

510040 五、發明說明（4) 弟2圖為本發明之e s D防護電路的示意圖；第3圖為第2圖中的串接NM0S電晶體對的元件剖面示意圖；第4圖為本發明之esd防護電路中寄生在堆疊式NM0S電晶體對中的NPN BJT之電壓電流圖；第5圖表示了一種，以0.25微米之CM0S( ⑶mplementary M0S)製程製作的，堆疊式NM0S電晶體的人體放電模式（human body mode，HBM)之ESD防護效能比較圖；第6圖為運用基體觸發技術之ESI)防護電路的一電路示意圖；第7圖至第1〇圖為第6圖中之ESI)防護電路分別於四種 ESD事件時的放電路徑示意圖；以及第11圖至第15圖為第二至第六實施例的電路示意圖。符號說明： 10〜拉下電路； 11、 2 8〜内部電路； 12、 46、48、82、84〜接點； 14、26〜接合銲墊； 22〜NM0S電晶體對； 2 3〜電源線間箝制電路； 2 4、4 1、8 0〜觸發電流產生電路； 30、32、34〜N+摻雜區； 36〜P型基體；

510040 五、發明說明（5) 3 8、4 0〜P +摻雜區； 42〜淺溝隔離區； 43、88〜電流產生器； 44〜N型井； 45、90〜ESD偵測器。實施例：第2圖為本發明之ESD防護電路的示意圖。第3圖為第2 圖中的串接Ν Μ 0 S電晶體對的元件剖面示意圖。本發明之 ESD防護電路適用於高低壓輸入琿（input ρ〇Γΐ)或是高低壓輸出入埠（input/output port)。第2圖中的ESD防護電路包含有至少一串接的NM0S電晶體對22。每一 NM0S電晶體對22有一個NMOS Nal以及一個NMOS Na2，串接在接合鲜塾 26以及接地線VSS之間。Nal的閘極耦接到VDD，Na2的閘極受内部電路28的控制。PMOS Pa的汲極與Nal的汲極相耗合至接合銲墊26 °Pa的基底為一個浮動的n型井（fi〇ating N-we 1 1) 〇第3圖顯示了對稱的關⑽電晶體對之元件剖面圖。每個Nal均具有N+摻雜區30作為Nal的汲極，連接到接合銲墊 26 lal的源極是以N+摻雜區32所構成，同時作為肫2的汲極。Na2的源極是以N+摻雜區34所構成。Nal的閘極都耦接到VDD，Na2的閘極都耦接到内部電路28。Nal與以2都設置於P型基體（P-substrate)36上。p型基體36透過兩側的p + 摻雜區38搞接到VSS。兩個N+摻雜區3〇之間設有一個p+換雜區40 ’作為ESD觸發電流的進人點。淺溝隔離（shaii〇^ Ι^ΗΊ^ΒΓ 0503-6461TWF-T.^MP9nm j ' _1 _ __ ' 第8頁 510040

trench isolation、STI)區42形成於p型基體表面，用來隔絕N+摻雜區30與p+摻雜區40，以及N+摻雜區34^p+# 雜區38 〇 ” 夕在Nal以及Na2的下方，N+摻雜區30、p型基體36與!^ 摻雜區34形成了一個寄生橫向的NpN BJT，如第3圖所示。由於NPN BJT的基極（位於Nal以及Na2下的P型基體36)與實際的接地點（P十掺雜區3 8)有一段距離，所以，r s u匕代表了其間由P型基體36構成的展阻（spread resistor)。料摻雜區34與鄰近的ST I區42下可以選擇性的形成Ν型井44，用來增大Rsub。電源線間箝制電路23偶合於VDD與VSS之間。當VDD與 VSS之間發生ESD事件時，電源線間箝制電路23可以適當的被觸發而釋放ESD電流，箝制VDD與VSS之間的電壓差。第2圖（或第3圖）中的觸發電流產生電路24用以偵測接合銲墊26是否發生了 ESD事件。當一ESD事件發生於接合薛墊26時’觸發電流產生電路24可以提供P+摻雜區4〇觸^電流。流向P型基體36的接地點（p+掺雜區38)時，提昇了 NPN B JT的基極電位，進而觸發了 npn B jT，並釋放ESD電流，如第3圖所示。如果接合銲墊26上並沒有發生 ESD事件（或是處於正常的1C操作），觸發電流產生電路24 則不提供電流。N P N B J T的基極透過p +摻雜區3 8偶合到v s s ，所以NPN B JT為關閉狀態。如此觸發npn bJT之技術稱為基體觸發技術。弟4圖為本發明之ESD防護電路中寄生在堆疊式關qs電

0503-6461TWF;TSMC2001-0388;Edward.ptd 第9頁 510040 五、發明說明（7) 晶體對中的NPN BJT之電壓電流圖。橫向座標為集極到射極的電壓（VCE );縱向座標為集極電流。由圖可知，當等於0時，NPN BJT的觸發電壓大約為9伏特。但是，隨&著8 I trig的增力口，NPN BJT的觸發電壓也隨之降低。可見，在 ESD事件時，適當的給予NPN B JT之基極電流，可以有效的降低NPN BJT觸發電壓。使NPN BJT更早觸發而釋放ESD電流。第5圖表示了一種，以0.25微米之 CMOS(complementary M0S)製程製作的，堆疊式籠⑽電晶體的人體放電模式（human body mode，HBM)之ESD防護效能比較圖。由此圖可知，沒有基體觸發技術的堆疊式關〇8 電晶體的HBM ESD防護效能雖然會隨著NM〇s電晶體的尺寸礼大而增加，但是，就算其通道寬度大到2 & 〇微米（um) 時，其HBM ESD防護效能也只不過2KV。相對的，具有基體觸發技術的堆疊式NM0S，與相同元件尺寸、沒有基體技術的堆豐式NM0S相比較，都擁有至少兩倍以上的HBm ESD防遵效能。譬如說，具有基體觸發技術的堆疊式NM〇s，當其元件通道寬度為250微米時，其HBM ESD防護效能便高達5· 5KV。由此可見基體觸發技術可以大幅增加堆疊式關〇s的 ESD防護效能。觸發電流產生電路24的目的除了提供基體觸發的電流外，在正常操作時，還必須可以耐受高電壓信號所產生的應力而不會有可罪度的問題。而且，觸發電流產生電路 24本身在正常操作時，也不可以有固定的直流電流而損耗

D1UU4U 五、發明說明（8) 電能。本發明提供了六個不同的觸發電流產生電路之實施 m，ί發明並不侷限於此六個實施例，本發明之專利粍圍係以專利範圍申請項為準。差一實施例咅第6圖為運用基體觸發技術之㈣防護電路的一電路示二二。厂、觸發電流產生電路4U馬接在接合銲墊26與产產生一電流產生器43以及一ESD摘測器45。電瓜產生為43直接耦合至接合銲墊26，以串連之關⑽ : ί體P1所構成。_偵測器45直接偵測接合銲-$ 6=電壓。ESD偵測器45中的N2連接成一個_二極 =mvDD與ni的閘極之間。電容以偶合於接合銲墊 ===極之間。電阻Rd偶合於m與ρι的閘極之間。 _二主紹觸發電流產生電路41㈣種HBM ESD事件時的電路運作原理。正常操作： ,、 K雷的電壓受N2的箝制，大約等於VDD —Vtn(N2的臨心俨ΐ屮目妾點48透過Rd偶合至VDD。當-正常之高電壓輸 ⑼的電壓減去m的臨界U:50的㈣：：大於接點内所有的_s電晶體以ί二；：，觸發電流產生電路41 ^ ^ ^ ^ ^VDD # ^ ^ # "1 ^ # 生電路41沒有可靠度的問題。’ X 。因此’觸發電流產第11頁 0503-6461TWF;TSMC2001-0388;Edwa rd.p t d 51UU40 五、發明說明（9) 由於接點48的電壓為VDD，所以^與“都為關閉的狀態，因此，接合銲墊26並無法透過觸發電流產生電路41產生電流。換言之，觸發電流產生電路41在正常操作時，沒有直流電流路徑，並不消耗電能。正極性電壓的ESD脈衝發生 PS模式係指VSS接地時，於接合銲墊26，如第7圖所示在ESD事件尚未發生前，整個κ是位於一個等電位的狀態，所以，所有接點（不論*VDD、vss、接點48、接點 46等）都是透過VSS搞接至地。因此，觸發電流產生電路41 中’ PI、P2是開啟狀態，而N1是關閉的初始狀態。當一正電壓的ESD脈衝發生於接合銲墊26時，透過α 的電容耦合效應，接點46的電壓會被提昇。此時’Μ所構成的NMOS二極體呈現逆向偏壓’戶斤以可以忽略。簡單的 ESD偵測器45此時可以看成㈣㈣構成的—個Rc搞口電路° ESD電壓透過ct的電容麵合效應，可以將以開啟。因此’由接合銲塾26處傳導小量的觸發電^响，透過開啟的Μ以及P1，傳送到NpN BJT的基極。當NpN bjt之基才^的^壓卜^^別…大到一定程度時^㈣“了便被觸 I ’導通ESD電流IESD，釋放接合銲墊⑼上之㈣應力，如第7圖所示。 PD模式之ESD享侔：一正極性電壓的ESD脈衝發生 PD模式係指VDD接地時，於接合銲墊2 6，如第8圖所示五、發明說明（10) 在ESD事件尚未發生前，整個ic是位於一個等電位的狀態，所以，所有接點（不論是〇〇、VSs、接點48、接點 4 6專）都疋透過v J)])麵接至地。因此，觸發電流產生電路& 1 中’ PI、P2是開啟狀態，而N1是關閉的狀態。與PS模式時類似的理論，在PD模式之ESI)事件時，NpN BJT會被Itrig觸發，釋放Iesd至”3，再經由電源線間箝制電路23，Iesd便流入VDD，而釋放至地，如第8圖所示。 i^S模式之ESD事# : 負極性電壓的ESD脈衝發生 NS模式係指VSS接地時，於接合銲墊26，如第9圖所示的放電路徑依序為VSS、Rsub、NpN BJT中順向的土極至集極接面以及接合銲墊26，如第9圖所示。腳模式之ESD事件： ^杈式係才曰VDD接地時，一負極性電壓的ESD脈衝發生於接合銲墊26，如第10圖所示。衡知生電路描述的’vss到接合銲塾26之間的放

應力將跨於VDD與VSS之^ %在^果式時，A部分的ESD 〇所以T hh冰干之間’進而觸發電源線間箝制電路23 。所以，IESD的放電路徑依床 ^ ^ ^ 23、VSS、Rsub、NPN 、電源線間箱制電路合銲墊26，如㈣圖所示嗔向的基極至集極接面以及接盖二實施例

五、發明說明（11) 產生器43以及一ρςη/έ、、日，丨级/i r 端（N1的汲極）以及ESD貞測=流產生器43的電流輸入接到Pa所在的浮動=測測娜的-端)都柄式的ESD事件時，觸發以圖中同時也顯示出在PS模 ESD事:Λ :防護電路在正常操作以及其他模式的此並不重述。由第-實施例中同理得知’在第三實施例苐12圖為第三實施例之雷敗-“雷收"“ Έ路不意圖。其巾’觸發電流 f生，路41偶接在接合鋅塾26與似之間，包含有一電流

產生裔4 3以及一 E S β福測哭4 R 山,_偵測為45。電流產生器43的電流輸入 ^ (N1的汲極）輕接到p a所名的、 n丨所在的/予動N型井；ESD偵測器45的、的一端）直接耦接到接合銲墊26。第12圖中同時 ^顯不出在PS模式的ESD事件時，觸發電流^以及⑽電咖的電流路徑。第12圖中的ESD防護電路在正常操及其他模式的ESD事件時之電路運作均可由第一實施例中同理得知，在此並不重述。第四實施例第13圖為以另一種觸發電流產生電路實施的Es])防電路示意圖。觸發電流產生電路8〇中的電流產生器88以1 個串接的NMOS電晶體（Ntl與Nt2)構成。ESD偵測器90以兩個RC耦合（coupling)電路所構成。第一RC_合電路包含有電阻R1以及電容C1，串接於接合銲墊26與〇1)之間。第/ RC耦合電路負責在ESD事件時觸發Ntl，在正常操作時將

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的閘極耦合至VDD。第二個RC耦合電路包含有電阻R2以 $容C2，串接於接合銲墊26與”8之間。第二狀耦合電 ^責在ESD事件時觸發Nt2，在正常操作時將Nt 耦合至vss。作：在正常操作時，Ntl與Nt2並沒有元件可靠度的問題， =原因與堆疊的Nal與Na2相同，在此不再重述。而且，因 jci、C2以及關閉的Nt2，所以觸發電流產生電路8〇在正常操作時並不會損耗電能。式之ESD搴# : 在ESD事件尚未發生前，整個IC是位於一個等電位的狀態，所以，所有接點（不論是VDD、vss、接點82、接點 8 4荨）都疋透過v s S麵接至地。因此，觸發電流產生電路8 〇中，N11與N12是處於關閉的狀態。、當一正電壓的ESD脈衝發生於接合銲墊26時，透過ci (或C2)的電容耦合效應，接點82(或84)的電壓會被提昇。此時’ ESD電壓透過C1 (或C2)的電容耦合效應，可以將N11 (或N12 )開啟。因此，由接合銲墊2 β處傳導小量的觸毛電6|L Itrig ’透過開啟的N11以及N12，傳送到Ν ΡΜ B J Τ的基極。當NPN BJT之基極的電壓（ = Itrig*Rsub)大到一定程度土時，NPN BJT便被觸發，導通ESD電流Iesd，釋放接合銲墊 26上之ESD應力，如第13圖所示。其他的模式之ESD審侔： PD、NS以及ND模式的ESD事件中，第13圖之ESD防護電

510040 五、發明說明（13) 路都可以適當的釋放ESD電流。1 ^ ^ 都可以由先前的描述中所推理/、電原理以及放電路徑術之人士知悉本發；：;斤：:σ。峨獅防護技第五實施例後了“传知’並不在此重述。苐1 4圖為第五實施例之雷_ “雷㈣n m :: 電不意圖。其中，觸發電流產生電路80偶接在接合銲墊“與^^^之產生器88以及一ESD偵測琴9〇。雷a *丄電〆肢 ^ 1貝只j為川電流產生器88的電流輸入的沒極）以及ESM測電路的偵測端（π與 == 搞Λ::所在的浮動N型井。第14圖，同時也顯不出了在PS杈式的ESD事件時，觸發電流u及ESD電流 I聊的電流路徑。第14圖中的ESD防護電路在正常操作以及其他模式的ESD事件時之電路運作均可由第四實施例中同理得知，在此並不重述。第六實施例第1 5圖為第六實施例之電路示意圖。其中，觸發電流產生電路80包含有一電流產生器88以及一ESE)偵測器9〇。電机產生器8 8的電流輸入端（n 1的汲極）耦接到pa所在的浮動N型井；ESD偵測器90的偵測端（c 1與C2相耦合的一端）直接I禺接到接合銲墊26。第1 5圖中同時也顯示出了在ps模式的ESD事件時，觸發電流Itrig以及ES])電流Iesd的電流路徑。第15圖中的ESD防護電路在正常操作以及其他模式的ESD事件時之電路運作均可由第一實施例中同理得知，在此並不重述。本發明雖以較佳實施例揭露如上，然其並非用以限定

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Claims

510040 六、申請專利範圍 1· 一種靜電放電（electrostatic discharge，ESD)防護電路，適用於一高低壓（mixed voltage)積體整合電路 (integrated circuit，1C)，包含有：至少一串接（cascode)電晶體對（transistor pair)，每一對包含有：一第一NM0S(N-type metal oxide semiconductor)電晶體，設於一 P型半導體層上，具有一閘極區、一 j；及極區以及一源極區，該汲極區耦合至該高低壓I C之一接合銲墊’该閘極區麵合至該高低壓I C之一低電源（1 〇 w p⑽e r supply)；以及一第二NM0S電晶體，設於該P型半導體層上，具有一閘極區、一汲極區以及一源極區，該源極區耦合至該高低壓 1C 之一接地線（ground plane); 其中該第一NM0S電晶體之源極區耦合至第二nm〇S電晶體之汲極區，該第一 NM0S電晶體之沒極區、該p型半導體層以及該第二NM0S電晶體之源極區分別構成一寄生之npn 雙極性接面電晶體（bipolar junction transistor，BJT) 之一集極、一基極以及一射極；以及一觸發電流產生電路，於一ESD事件時，用以提供一觸發電流與該基極，以觸發該寄生之NPN雙極性接面電晶體’並釋放ESD電流，於正常操作時，則關閉該npn雙極性接面電晶體。 2 ·如申請專利範圍第1項之ESD防護電路，其中，該觸發電流產生電路包含有：

0503-6461TWF;TSMC2001-0388;Edwa rd.p t d 第18頁 510040 六、申請專利範圍 eϋ電流產生器，具有一電流輸入端，於該ESD事件 ^之NPN妾雔至該接合銲墊，以及一電流輪出端，耦接至該寄生之PN雙極性接面電晶體之基極；以及沒 :EfD偵測器，當偵測到該ES])事件時，用以開啟該電版產生器’以觸發該寄生之NPN雙極性接面電晶體。 3·如申請專利範圍第2項之ESD防護電路，豆流產生器包含有：丁為电，一：：三NM0S電晶體，具有-汲極’作為該電流輸入端，一及極，以及一源極；以及八鳊一第一PM0S電晶體，具有一源極，耦合電晶體之源極’一沒極，作為該電流輸出端至; 聊偵4.須Γ器申Λ專有利範圍第2項之腿防護電路，其中，該電今，耦接於該接合銲墊與該第極之間；冤晶體的閘限£器，由该低電源順向串接一之閘極； M J〒设王邊弟二NM0S電晶體一苐一 PM0S電晶體，呈古 SB LTT u . φ曰鲈夕„托具有一閘極，耦合至該第一PM0S 電晶體之閘極，一源極，叙人示，以及-沒極；轉口至5亥弟二隨⑽電晶體之閘極一第一電阻’耗接於該低電源與閘極之間；以及電晶體之 -第二電阻，耦接於該第二PM0S電晶體之汲極與該接

0503-6461TWF;TSMC2001 -0388;Edwa rd.p t d 第19頁 510040 六、申請專利範圍地線之間。 5. 如申請專利範圍第2項之ESD防護電路，其中，該 ESD偵測器具有一偵測端，於該ESD事件時，耦合至該接合銲'塾。 6. 如申請專利範圍第5項之ESD防護電路，其中，該偵測端與該電流輸入端均直接耦合至該接合銲墊。 7. 如申請專利範圍第5項之ESD防護電路，其中，該 ESD防護電路另包含有一上拉（pul hup)PM0S電晶體，串接於該低電源與該接合銲墊之間，具有一浮動N型井 (floating N-we 1 1) 〇 8. 如申請專利範圍第7項之ESD防護電路，其中，該偵測端直接耦合至該接合銲墊，該電流輸入端直接耦合至該浮動N型井。 9. 如申請專利範圍第7項之ESD防護電路，其中，該偵測端直接耦合至該浮動N型井，該電流輸入端直接耦合至該接合銲墊。 10. 如申請專利範圍第2項之ESD防護電路，其中，該電流產生器包含有一第三NM0S電晶體與一第四NM0S電晶體，堆疊於該接合銲墊與該接地線之間；該ESD偵測器包含有：一第一RC耦合電路，耦合於該接合銲墊與該低電源之間，具有一第一觸發端，耦接至該第三NM0S電晶體之閘極；以及一第二RC耦合電路，耦合於該接合銲墊與該接地線之

0503-6461TWF;TSMC2001 -0388;Edwa rd.p t d 第20頁 510040 六、申請專利範圍間，具有一第二觸發端，耦接至該第四NM0S電晶體之閘極° 11.如申請專利範圍第1項之ESD防護電路，其中，該 ESD防護電路另包含有一電源線間箝制電路，耦接於該低電源以及該接地線之間，用以箝制該低電源與該接地線之間的跨壓。

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