TW502409B - Semiconductor package piece without flash on the periphery of air vent and method for producing the same - Google Patents

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Description

502409 A7
五、發明說明(1 ) 【發明領域】: 本發明係關於一種半導體封裝件及其製法,尤指一 (請先閱讀背面之注意事項再填寫本頁) 種半導體晶片係黏著至基板上之半導體封裝件及其製法。 【發明背景】: ^ 球栅陣列技術(Ball Grid Array,BGA)為一種先進 的半導體封裝技術,其特點在於採用一基板正面安置半導 體晶片,並於該基板背面上植置複數個銲球(s〇lder Balls )以提供更密集之輸入/輸出連接端(工/ 〇 Connection )而將整個半導體封裝結構銲結並導電連結至 外部印刷電路板上。 覆晶型球柵陣列技術(Flip_Chip Ball Grid Array, FCBGA)則為一種改良型之BGa封裝技術,較傳統球柵 陣列封裝形式更為進步者,在於其所封裝之半導體晶片係 以正面朝下之倒置方式藉多數錫銲凸塊(Solder Bumps ) 回銲至該基板正面,復藉由基板背面植設之眾多銲球與外 部裝置產生電性連結’因而使得整體封裝尺寸更趨輕薄短 ,j、〇 經濟部智慧財產局員工消費合作社印製 然而晶片置妥於基板上特定位置後,由於該等錫銲 凸塊的分隔使得該半導體晶片與基板間存在有一間隙 (Cavity )(以下稱作「覆晶底部間隙」)。如若不將此覆 晶底部間隙以絕緣膠物質充填,則會因晶片與基板兩者具 有不同之熱膨脹係數(Coefficient of Thermal Expansion, CTE ) ’歷經後續製程之溫度循環(Temperature Cycle ) 時易使晶片及基板各自承受不同熱應力影響而引發結構破 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 1 16367 502409 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(2 ) 裂或電性失能。因此FCBGA型晶片封裝製程中的一項必 要步驟即為覆晶底部填膠(Flip Chip Underfill ),藉一如 環氧樹脂(Epoxy Resin )等絕緣性膠料填佈於覆晶底部 間隙以達強化結構之目的。 目前已P善發〜出、多,實施覆晶盡 國專利第 5,535,1〇1 號 “Leadless Integrated Circuit Package ’弟 5,2183234 號”Semiconductor Device with Controlled Spread Polymeric Underfull”等,惟該等技術往 往具有以下缺失:傳統覆晶底部填膠技術係於晶片周圍以 毛細管充填(Capillary Filling )方式注膠,充填時間過 於冗長又易有氣泡(Voids )產生。另一方面,理想的底 部填膠材料須能妥善保護銲接結構免受熱應力破壞,因此 在充填膠材内必須添加固態填料(Solid Filler)使膠劑具 有近似錫銲凸塊的熱膨脹係數。然而固態填料的添加卻會 _明顯地提昇膠材黏滯度(Viscosity ),導致充填膠劑的流 動性變差而使充填時間更形延長。 美國專利弟6,038,136號案揭露一種簡化覆晶底部填 膠以及膠體封裝製程之模鑄式覆晶底部填膠技術(Molded Underfill)。如第i圖所示,此覆晶型球柵陣列半導體封 裝件1包含一基板10,該基板1〇具有一正面1〇〇及一背 面1〇1,於該基板10正面1〇〇預設一晶片接置區1〇2 ; 一 半導體晶片12,其係藉以一覆晶方式提供複數個錫銲凸 塊11回銲至該基板10之晶片接置區i02上;一銲料罩幕 10 ( Solder Mask),用以覆蓋該基板10背面101並令多 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 16367 ----I--------裝--------訂-------^ (請先閱讀背面之注意事項再填寫本頁) 502409 A7 B7 五、發明說明(3 ) 數導電料18外露以供複數個銲球(未圖式)植置盆上; 以及,一特定膠質封裝材19,用以包覆該半導體晶片12 2眾多錫薛凸塊η。其中,該特定膠f封裝材19係使用 -種含有70%至90%固態填料的低黏度環氧樹脂膠劑, 且該固態填料材質由具有較小粒徑(Panieie ―她⑷ (約介於〇w5毫米)之#、石英或其他微粒物質所 構成。 肖項技街之特點’在於該半導體晶片12藉由該等錫 銲凸塊11回銲至基板10後,並未立刻實施底部充填作業, 而是實施封裝模壓製程時,附帶地-時達到覆晶底部填膠 的效果。如第2圖所示,膠劑19 (同特定膠質封裝材19) 注入模壓模具(未圖幻後須藉多條連通外界之排氣道17 (Α1Γ Vent)排除多餘空氣以防止氣泡產生。惟因封裝膠 劑19具備低黏度(高流動性)及填枓顆粒微細(F — Filler’指粒徑通常低於2〇微米之固態填料顆粒)的特性, 並且注膠過程中排氣道17高度(約4〇至5〇微米)遠高 於固態填料粒徑,使得高流動性膠材19 溢流到該排氣道17外部,導致排氣道17周圍嚴重溢膠也 (Flash )。溢膠現象除造成封裝成品的外觀品質明顯變差 之外,外溢膠材19往往順著基板10兩側縫隙1〇4流到封 裝件1背面沾黏模具(未圖示)致使脫模困難,·同時,基 板10背面101楂接之銲墊(未圖示)亦易被溢膠污染 致使杯球銲接品質信賴性大幅降低。 【發明概述】·· ^紙張尺度適財國國家標準(CNS)A4規格⑵G χ 297公爱) 3 16367 訂 ί 印 m 衣 Λ7 Λ7 經濟部智慧財產局員工消費合作社印製 B7 五、發明說明(4 ) 本發明之主要目的係福 _ 你徒供一種於排氣道前端設置溢 膠防止結構’用以縮減排 戌殊韻1道入口空間而使封裝樹脂流入 排氣道内之流速趨緩,谁 連而戒少排氣道内膠液溢流至基板 表面之BGA半導體封裝件及其製法。 •本發月之另一目的係、提供_種避道内膠&溢 机至封裝件底,藉以維持良好脫模作業性之⑽人半導 體封裝件及其製法。 本發明之又一目的係提供一種避免排氣道内膠液溢 流至基板表面甚至銲墊,#確保後續植球作業具備優良鲜 接信賴性之BGA半導體封裝件及其製法。 > 依據本發明上揭及其他目的所提供之具溢膠防止結 構之半¥體封裝件及其製法,係包括:先備一具正面及背 面之基板,於該基板正面上預設一晶片接置區,且在該晶 片接置區外側之基板表面上柜對應於一封裝模具排氣道入 口之前端位置上接設有複數個溢膠防止結構;另安置一半 導體晶片於該晶片接置區並採覆晶或銲接方式提供該晶片 電性藕接至基板,復注入一高流動性特定封裝膠材用以包 覆該半導體晶片以及多數溢膠防止結構,即完成一得以防 止排氣道周圍形成溢膠之BGA半導體封裝件。 相較於習知技術以高流動性封裝膠材實施膠體封裝 時,會因排氣道入口高度遠大於膠材填料顆粒,使得模流 幾無任何阻攔地快速衝入排氣道内而形成溢膠,本發明在 基板上相對應於該排氣道入口前端之位置接設有複數個溢 膠防止結構,致使模流流入該排氣道入口處時,因受該等 -------------裝·------—訂------ΙΊ -線 <請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公爱) 4 16367 502409 經濟部智慧財產局員工消費合作社印製 A7 ----- -B7____ 五、發明說明(5 ) 溢膠防止結構阻擋而令流速趨缓,同時,溢膠防止結構佔 據部分入口空間致使通道縮減,則流經該部流速減緩之樹 月旨模流得以快速吸收模具熱量而使黏滯度增加,進而有效 地防止溢膠現象發生。 【圖式簡單說明】: 以下茲以較佳具體例配合所附圖示進一步詳述本發 明之特點及功效: 第1圖係美國專利第6,03 8,136號揭露採用模鑄式覆 晶底部填膠技術之FCBGA半導體封裝件之剖面示意圖; 第2圖係第1圖實施模壓製拜時,呈現溢膠現象之 半導體封裝件上視圖; 弟3 A圖係應用本發明第一實施例之fcbgA半導體 封裝件之上視圖; 第3B圖係應用本發明第一實施例之fcbga半導體 封裝件之剖視圖; 第4 A至4E圖係本發明具溢膠防止結構之半導體封 裝件之整體製作流程示意圖; 第5圖係本發明半導體封裝件進行模壓製程之上視 示意圖;以及, 第6圖係本發明半導體封裝件之另一實施例之剖面 示意圖。 【發明詳細說明】: 簋一實施例: 以下即配u第3至6圖詳細揭露本發明具溢膠防止 ---- 5 16367
Aw · I-------------Ί «^^1 (請先閱讀背面之注意事項再填寫本頁) 502409 經濟部智慧*財產局員工消費合作社印製 A7 B7 五、發明說明(6 ) 結構之半導體封裝件實施例,惟為明確說明本發明應用於 模鑄式覆晶底部填膠技術(Molded Underfill)之詳細步 驟’遂以覆晶型球柵陣列(Flip chip Ball Grid Array, FCBGA)封裝件作為第一實施例示之。 秦3 A圖及第3 b圖普,分別表。示使用、實施 例之FCBGA封裝件2其上視圖及剖面示意圖。如圖所示, _該FCBGA封裝件2包含有一基板20,一藉多數錫銲凸塊 21回銲於基板20上之半導體晶片22,另於該基板20上 封裝模具(未圖示)排氣道27對應位置之前端接設複數 個溢膠防止結構23,和多數植接於該基板2〇背面20.1俾 供該晶片22與外界裝置導電連接之銲球24,以及一用以 包覆該半導體晶片22及該等溢膠防止結構23之封裝膠體 29所構成。現分別就第4A至4E圖詳細說明本發明半導 體封裝件之詳細製作流程。 _ 如第4A圖所示,先備一基板20,該基板20具有一 正面200和一相對之背面201,於該基板20正面200上 預置一晶片接置區202 ;於該晶片接置區外側相對於一封 裝模具排氣道(未圖示)前端位置之基板2〇正面200上 形成有複數個溢膠防止結構23,且該溢膠防止結構23可 為一黏膠劑構成之膠堤、被動元件(電容器、電阻器或其 他電子元件)或於先在基板20正面200預設位置上接設 多數銲球墊230,復以回銲方式植接金鋼材質之銲球23 j, 使固設於該基板2 0上之銲球墊2 3 〇以及銲球2 3 1得作為 溢膠防止結構23之用,如第4B圖所示。 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) " · -------- 6 16367 I----I--------^ -------- (請先閱讀背面之注意事項再填寫本頁) 502409 B曰 日日 A7 Β7 五、發明說明(7 ) 請續參第4A圖。如圖所示,至少一片之半導體晶片 22 ’經一覆晶方式藉由複數個錫銲凸塊21 ( s〇lder Bunips) 鲜接至該基板20之晶片接置區202上,並且於基板20背 面201植設多個導電銲墊(未圖式)以供後續銲球(未圖 式)植接。然於半導體晶片22回銲至定位後,該半導體 片22與基板20間受該等錫銲凸塊21分隔以形成一覆 底部間隙25,為強化該等錫銲凸塊21與基板2〇間之 接合(Joint )強度,須實施一覆晶底部填膠作業 (Underfill) 〇 本發明係採用模鑄式覆晶底,填膠技術(Molded Underfill ),即以模壓方式一次完成膠體封裝及覆晶底部 填膠作業。如第4C圖所示,將接置有半導體晶片22與 多數溢膠防止結構23之基板2〇置入一模壓模具26内, 該模壓模具26係由一具有得供晶片22容置模穴262之上 模260及一得與該上模26〇合模之下模261所構成;該上 模一60模八262内各鄰近角端位置263上除設有注膠道264 之部位外,其餘角端位置263上皆開設有複數條連通外部 之排氣道27俾供注膠時排除模穴262内空氣之用。上述 俱屬習知’遂不多予贅述,惟本發明之特點,係於該模穴 262角端位置263上每一排氣道27前端置有至少一個阻 礙模流29 (同封裝樹脂及封裝膠體標號29)行進之溢膠 防止結構23。 請參第4C圖,為縮短I:晶底部填膠作業之充填及長 烤時間’包覆半導體晶片22之封裝膠體29係為一種高流 本紙張尺度適用中國國家標準(CNS)A4規格(210 χ 297公爱)" ------- 7 16367 ^ -------------— Ί (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 502409 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明(8 ) 動性且填料粒徑較小(Fine Filler Size)之環氧樹脂膠劑 29 (同封裝膠體標號29 )。當封裝樹脂29流入該模穴262 角端位置263時,排氣道27前端受到溢膠防止結構23阻 礙使得入口處270空間變窄,樹脂模流(如第4D圖箭號 所示)行經此處時流速趨緩’因而能夠更快吸收模具26 熱量而使該膠劑(未圖示)之黏滯度(Viscosity)增加, .藉以封鎖模流防止膠劑溢流至排氣道27外形成溢膠。第 4E圖即顯示設置溢膠防止結構23前後,樹脂模流29之 溢流情形。如圖所示,排氣道27入口 270未設溢膠防止 結構23前,模流29流入排氣道27入口處270時幾乎不 受任何阻攔,直接溢流至基板20表面引起溢膠;然而該 種現象在溢膠防止結構23接置後,排氣道27前端入口處 270空間縮減致使模流流速減慢的結果,使得溢膠現象明 顯獲得控制,遂無須顧慮膠劑29溢流至基板20背面沾黏 模具(未圖示)甚會污染導電銲墊(未圖示)等問題,從 B而確保封裝件之外觀以及銲接品質。 第二f施例: 第5圖所示者係本發明具溢膠防止結構之半導體封 裝件其另一實施例。如圖所示,本實施例係大致同於前述 者,惟不同處在於該溢膠防止方法乃應用於一 TFFCBGA (Thin & Fine Flip Chip Ball Grid Array)半導體封裝件。 該TFFCBGA封裝件進行模鑄式底部充填製程時,係採取 長型封裝方式,即複數條排氣道37並未置於角端位置而 係直接開設於與注膠α 364反向的模穴362尾端位置,且 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 16367 ------------•-裝-------丨訂-------Ί-線 (請先閱讀背面之注意事項再填寫本頁) 观409 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明(9 ) 每-排氣道37前端人口處位置亦接置有—溢 結構33。由於是種封裝方式僅在模穴如 μ 道3 7,且琴蓉μ々、若h 。又有排氧 、7且名寺排虱道37開設方向幾與模流39 平行’因此唯有於排氣道37前端設置溢膠防止結構33 : 供-立體障礙,方能阻播模進而流減低流速 3 象之發生。 懋光虚黎現 1三實施例:_ ^除模鑄式底部充填技術外,本發明半導體封裝件之 製法亦適用於一般銲線連接型BGA封裝件。如第6圖戶 示,該封裝件4利用溢膠防止結構43.遏止溢膠產生,= 使填料顆粒更細且流動性更高之膠劑材料49也能應用2 封裝,除降低注膠衝擊減少銲線偏移外,亦令封裝^材; 選擇更具多樣性。 ^ 須知,上述之具體實施例僅係用以例釋本發明之特 點及功效,而非用以限定本發明之可實施範疇,在未脫離 本發明上揭之精神與技術範疇下,任何運用本發明所揭示 内容而完成之等效改變及修飾,均仍應為下述之申請專利 範圍所涵蓋。 【符號標號說明】: 1,2,4 半導體封裝件 10,20,40 基板 100,200 基板正面 101,201 基板背面 102,202 晶片接置區 104 基板缝隙 11,21 錫銲凸塊 12,22,42 半導體晶片 23,33,43 溢膠防止結構 230 銲球墊 表紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 16367 I I . —Ill ^ ' — — ill—Ί — f請先閱讀背面之注意事項再填寫本頁) 502409 五、發明說明(i()) 二 A7 _B7 231 金鋼銲球 24,44 鲜球 25 覆晶底部間隙 16 銲料罩幕 17,27,37 排氣道 270,370 排氣道入口處 26,36 模壓模具 260 模具上模 261 模具下模 262,362 模穴 263 角端位置 264,364 注膠口 ^ 18 導電銲墊 19,29,39,49封裝膠體(樹脂模流) 經濟部智慧財產局員工消費合作社印製
本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 10 16367 I------------裝-------訂--------;"" I線 (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. 502409 經濟部智慧財產局員工消費合作社印製
    16367 A8 B8 C8 D8 六、申請專利範圍 1· 一種具溢膠防止結構之半導體封裝件,係包含: 一基板’在相對應於一模具槽部入口前端位置之 基板表面上接設有至少一個溢膠防止結構; 至少一片半導體晶片,係接設至該基板上並使該 晶片與基板間產生電性連結;以及 一封裝膠材,用以包覆該半導體晶片與該等溢膠 防止結構。 2·如申請專利範眉第i項之半導體封裝件,其中,該半 導體封裝件係為一球柵陣列(BGA)半導體封裝件。 3·如申請專利範園第1項之半導體封裝件',其中,該半 導體封裝件係為一覆晶型球栅陣列(FCBGA )半導體 封裝件。 ' 4.如申請專利範園第i項之半導體封裝件,其中,該欉 部係為一排氣道。 5·如申請專利範圍第1項之半導體封裝件,其中,該溢 膠防止結構係選自一膠黏劑構成之膠堤或電容器、電 阻器等被動元件所組組群之一者。 6·如申請專利範圍第1項之半導體封裝件,其中,該溢 膠防止結構包含一植接於該基板表面之銲球墊,以及 銲設於該銲球墊上之金屬銲球。 7·如申請專利範圍第1項之半導體封裝件,其中,該封 裝膠材係為一高流動性且含有微細固變弟料顆粒之封 裝樹脂 8·如申請專利範圍第7項之洛^: ,其中, 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐〉 (請先閱讀背面之注意事項再填寫本頁) 訂-----————線 502409 經濟部智慧货產局員工消費合作社印製 A8 B8 CB D8 六、申請專利範圍 該固態填料顆粒之粒徑係遠小於該槽部入口之高度。 9·—種具溢膠防止結構之半導體封裝件製法,係包含下 列步驟: 製備一基板,在相對應於一模具槽部入口前端之 基板表面上接設有至少一個溢膠防止結構; 將至少一片半導體晶片接設至該基板上並使該晶 | 片與基板間產生電性連接;以及 以一封裝膠材包覆該半導體晶片與該等溢膠防止 結構。 1〇·如申請專利範圍第9項之半導體封裝件製法,其中, 該半導體封裝件係為一球栅陣列(BGA)半導體封裝 件。 11·如申請專利範園第9項之半導體封裝件製法,其中, 该半導體封裝件係為一覆晶型球栅陣列(FCBGA )半 _ 導體封裝件。 12·如申請專利範圍第9項之半導體封裝件製法,其中, 該槽部係為一排氣道。 13·如申請專利範圍第9項之半導體封裝件製法,其中, 該溢膠防止結構係選自一膠黏劑構成之膠堤或電容 器、電阻器等被動元件所組組群之一者。 14·如申請專利範圍第9項之半導體封裝件製法,其中, 該溢膠防止結構包含一植接於該基板表面之銲球墊, 以及銲設於該銲球墊上之金屬銲球。 15·如申請專利範圍第9項之半導體封裝件製法,其中, ----------------I-----^ --------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 12 16367 502409 A8 B8 CS D8 六、申請專利範圍 該封裝膠材係為一高流動性且含有微細固態填料顆粒 之封裝樹脂。 16·如申請專利範圍第9或15項之半導體封裝件製法,其 中,該固態填料顆粒之粒徑係遠小於該槽部入口之高 度0 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 13 16367
TW090117511A 2001-07-18 2001-07-18 Semiconductor package piece without flash on the periphery of air vent and method for producing the same TW502409B (en)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI564135B (zh) * 2014-06-12 2017-01-01 台灣積體電路製造股份有限公司 模造裝置及模造方法
US10020211B2 (en) 2014-06-12 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molding chase design

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