TW499739B - Reduced topography dram cell fabricated using a modified logic process and method for operating same - Google Patents

Description

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五、發明說明（1) 一ί發：動態隨機存取記憶體（_ )。更 坪δ之，本發明係有關於藉由輕微修正以 產製之DRAM。本發明更係有關於曰之&輯方 斤 人1尔负關於日日載產生用以操作利用一 以往之邏輯方法所嵌入或產製的DRAM之精確電壓。 曰曰 第一圖A呈示一個利用以往之邏輯方法所產製的dram 胞7〇1〇〇之示意圖。第一圖6係抑錢胞元1〇〇之剖視圖。如 使用於本發明中，以往之邏輯方法係定義為僅只利用一層 之多晶矽，並提供一個單井或雙井結構的一種半導體產製 方法。DRAM胞元100包括一個P—通道M〇s存取電晶體丨，其 具有一個連接到字元線3之閘極終端9，一個連接到位元線 5之汲極終端17，以及一個連接到一個？—通道M〇s電晶體2 的閘極11之源極終端1 8。源極終端1 8以及該閘極丨丨之間的 連接，不利地增加了DRAM胞元100之布局面積。p—通道電 -體2 ’係配置作為一個電何儲存電容器操作。電晶體2之 源極以及沒極1 9係共通連接。電晶體2之源極、汲極以及 通道係連接以接收一個固定之板狀電極偏移電壓V 。該v ^ PP 11Λ ν ρρ 寬壓係一個正增升電壓，其係高於該正供給電壓L，其差 值大於一個電晶體定限電壓Vt。 如使用於本發明中，該電荷儲存電容器之電極，係定 義為耦合於存取電晶體之節點，而該電荷儲存電容器之逆 ，極，係定義為耦合以接收一固定之板狀電極偏移電壓的 節點。如此，在D R A Μ胞元1 〇 〇中’電晶體2之閘極11形成該 包荷儲存電容器之電極，而且電晶體2之通道區域形成該 電荷儲存電容器之逆電極。

499739 五、發明說明（2) 為改良DRAM胞元100之軟性誤差率靈敏度， 在p—型基板8仏井區賴。為極力^/Λ ^曰體1之疋限下洩漏，卜井“係（於n—型接點區域21 ) 施以個電壓為Vpp之偏壓。然而，如此之井偏壓姆 接點洩漏。因而，η-井14之偏壓係選擇成可以減^該定限 ^洩漏，而不顯著升高連接點洩漏。在儲存電荷於^存電 容器當中，位元線5係被帶到一個適當之階層（亦即，^ 或)而字元線3係經啟動以存取電晶體1。結果，儲存dd 電容器之電極於是受到充電。為將所儲存之電荷極大化， 字元線3必須被驅動至一個負增升電壓l，其係低於該供 給電壓vss減去存取電晶體1之定限電壓（νΐρ )的絕對 值。 在資料保存狀態下’存取電晶體1係藉由將字元線3驅 動至Vdd之供給電壓而關機。為使電容器之電荷儲存極大 化’該逆電極係偏移至該正增升電壓Vpp。該板極電壓^係 受限於形成該儲存電容器之電晶體2的氧化物擊穿電壓。 DRAM胞元1〇〇及其變化已見詳載於k. Skjave land，R. Township，P. Gillingham (此後稱作「Skjaveland 等 人」）的題為「用於ASIC方法中之嵌入式DRAM的記憶體 胞元以及字元線驅動器」之美國專利第5，600， 598號， 以及「用於〇.8um邏輯方法中的1.244Gb· sATM開關之768 k 嵌入式DRAM 」，Ρ· G i 1 1 i ngham，Β· Ho 1 d， I.

Mes，C· O’Connell, P· Schofield, K.Skjaveland，R· Torrance, T. ffojcicki, H.Chow, Digest of ISSCC,

第7頁 499739 五、發明說明（3) 1 996， p p · 262-263 (此後稱作「Gi 11 ingham 等人 」）°Skjaveland等人以及Gillingham等人均敘述有包含 在形成於P-型基板之一個η-井的記憶體胞元。 第二圖係Gi 1 1 ingham等人所敘述之包含一個字元線驅 動器電路201以及一個字元線增升產生器202的字元線控制 電路200。字元線控制電路20 0，包含p-通道電晶體211至 217，反向器221至229，NAND閘極231及232，NOR問極 241，其連接係如圖所示。字元線驅動器2〇1包含p-通道 上拉電晶體2 1 1，其使得相關字元線得以上拉至Vdd之供給 電壓。P-通道下拉電晶體21 2至21 7，係提供以使字元^ 得以增升至一個實質上低於該負供給電壓vss之負電壓（ 亦即’ -1 · 5伏特）。然而，該p -通道下拉電晶體21 2至 217，具有一個驅動能力遠小於（大約一半）尺寸相近 之\M〇S電晶體。因此，Giinngham等人之字元線開機相匕對 較慢（> 1 〇奈秒），再者’在資料保持狀態下，字元線 驅動器20 1僅只將字元線驅動至該vdd之供給電壓。其結果 是’記憶體胞元中之存取電晶體的定限下洩漏，可能°無法 適當抑制。類似於DRAM胞元100之DRAM胞元，亦利用產·、製 於一個P-型井區域之n-通道電晶體。為使在此類之^通&道 DRAM胞元中之儲存電荷極大化，相關之字元線係被驅動至 於一個電壓，其係高於該供給電壓Vdd加上存取電晶體之定 =電壓（Vtn )的絕對值。在資料保持狀態下，該n_通道 子取電晶體之關機，係藉由將字元線驅動至&供給電壓（ 〇伏特）。為使η-通道DRAM胞元中之儲存電荷極大化，該

第8頁 499739 五、發明說明（4) 逆電極係經偏移至一個板極電壓Vbb，其係低於vss供給電 壓。

使用η-通道DRAM胞元之習用技術中的方案，包含 Hashi mo to等人所敘述於 「一種在邏輯方法中使用雙感 放大器架構之嵌入式DRAM模組」，1997 IEEE

InternationalSolid~StateCircui tsConference, p p 64-65以及431者。其係使用p—型基板，以使記憶體胞元 直接接觸該基板，而不為任何之井結構所隔離。在所敘述 之设计中’並不允許有基板之偏壓。而且，將一個負電壓 施加於該字元線並不適用於將基板之偏壓限定於零之 ASICS。因而，該架構藉由限制位元線擺動而達成了一個 負值的閘極至源極電壓（Vgs )。該負值Vgs電壓減少記憶 體胞7L内之定限下洩漏。Hashim〇t〇等人未能成功地敘述 該字元線驅動器之結構。 因 所產製 且，理 dram 胞 因 個動態 及一個 在此一 存取電 容器結 此，理 之 DRAM 想上亦 元作偏 而，本 隨機存 使用以 實施形 晶體， 構，其 卿付以改 電流之字 使用以往 法。 供一種記 DRAM ) 法所產製 定變化中 個薄層閘 閘極氧化 想上應有一 胞元的洩漏 應有一個對 Μ之改良方 發明係在提 取記憶體（ 4主之邏輯方 態之一個特 其係具有一 係具有厚層 良使用以往之邏輯方法 元線驅動器電路。並 之邏輯方法所產製的 憶體糸統，其係包含《 胞元，一個字元線，以 之CMOS字元線驅動器。 ’該DRAM胞元包含一個 極氧化物，以及一個電 物’而該閘極氧化物係

發明說明（5) 通系使用於高電壓I / 〇元件之閘極氧化物。 在本發明之另一實施形態中，一種DRAM胞元係藉由略 =彳> 正一個以往之邏輯方法所產製。在一個如此之實施形 悲中’該DRAM胞元之產製，係藉由在一矽晶圓表面之實質 上凹陷區域，產製該DRAM胞元之一冠狀電極以及一板狀電 極。、该=狀以及板狀電極係於該存取記憶體之閘極電極的 ，成以前所產製。該凹陷區域可以藉由蝕刻進入掩埋之場 氧^物層而形成。該場氧化物之凹陷區域係位在緊鄰於該 =b曰圓的一個暴露部分之位置。該冠狀電極係形成於該場 ^ =物之凹陷區域以及該矽晶圓的該暴露部分之上。從該 之向外擴散，導致一經摻雜的區域之形成於矽晶 先前暴露之部分。該冠狀電極包含一位於該凹陷區 ^氐:=基極區域，以及向上延伸至於凹陷區域圍壁之側 該二ϊΐ該冠狀！極之上有—介電層。該板狀電極係位於 ‘係妹二=i二藉此完成該dram胞元之電容器。該板狀電 、；以域狀電極之基極區域以及側壁上。 體之：t ϊ ΐ:谷器之後’以加熱生長形成-存取電晶 方法步驟二成ϋ然後於該閘極介電層上利用以往之邏輯 产π : _體源極與該經摻雜的接觸區域連續，_此將1 存取電晶體耦合於該電容器。 /心精此將$ 一小布片胞元，其係具有一高電容， 僅口 * ^斟#、以及一經降低之表面拓樸。此-組態進而 一對於以往之邏輯方法的最小修正。更明確言：，

第10頁 499739 五、發明說明（6) 該電容器之形成係利用到二個額外之遮罩步驟以及二個額 外之多晶石夕層。與該電谷器之形成相關的溫度週期，最終 不至於影響到該存取電晶體的產製當中之，N+以及p+的淺 連接點之形成，或自行對準矽化物的形成。此外，該電容 器之内部節點實質上係無自行對準矽化物以降低洩漏電 流。 在本實施形態之一個變化中，該冠狀電極以及該閘極 電極均係由同一多晶矽層所形成。 該字元線驅動器係控制以選擇性地提供一個正增升電 愿或負增升電壓於該字元線，藉此控制對DRAM胞元之存 取。 有一個正增升電壓產生器之設置，以產生該正增升電 =带以使該正增升電壓大於該Vdd供給電壓，但低於該^供 、"弘壓加上一個大約0 · 6伏特之二極體電壓降（Vj )。 類似地，有一個負增升電壓產生器之設置，以產生該 於)升電壓’以使該負增升電壓低於該Vss供給電壓，但大 ;e vss供給電壓減去一個大約〇 · 6伏特之二極體電壓降 在該字元線驅動器與該 置有一個耦合電路。例如， ，形成，則該耦合電路將該 ，π線產生器。當該DRAM胞 字元線驅動器耦合於該負增 p〜通道存取電晶體之開機。 正或負增升電壓產生器之間設 假使該DRAM胞元係由PMOS電晶 子元線驅動器輕合於該負增升 元被存取時，該耦合電路將該 升電壓，藉此作該dram胞元的

第11頁 499739 五、發明說明（7) 反之，若該DRAM胞元係由NMOS電晶體形成，則該耦合 電路將該字元線驅動器耦合於該正增升字元線產生器。當 該DRAM胞元被存取時，該耦合電路將該字元線驅動器耦合 於該正增升電壓，藉此作該DRAM胞元的n-通道存取電晶體 之開機。 該正增升電壓產生器包含一電荷泵浦控制電路，其限 制正增升電壓於一低於I加上一個二極體電壓降，^。類 似地，該負增升電壓產生器包含一個電荷泵浦控制電路， 其限制該負增升電壓於一大於vss減去一個二極體電壓降，

Vi。在一個特定實施例中，該正增升電壓以及該負增升電 壓係引用至電晶體定限電壓。 在電晶體之閘極長度等於或低於〇·丨5微米的深次微米 邏輯方法中，該薄層氧化物電晶體之定限電壓低於〇· 5伏 :作f、疋限电壓係低於約為〇·6伏特之P-N連接點電壓。 f =原或寫入操作當中，該負增升電壓係施加於該存取電 P -型基板之η -通道驅動：電'子二)#，二-「個形成於 該儲存電容器，充電= 壓有助於將 當中之vss供給電壓。理實原或寫入操作 於vss ~ Litit Μ /該負增升電壓至少必須是低 定限電懕銘(加上起因於本體效應之額外 於vss之電壓。辦而如河仔惠合為之電極充電至一個等 壓之邏輯方法中、，f —個其中該15—型基板係偏壓於vss電 個4於或低於U伏特之錢，會使該Π-親驅W電加晶〜 499739

五、發明說明（8) 體之N +源極連接點開機。於是，大基板電流會從該負增升 電壓產生器流向該基板，導致功率之浪費，並增加鎖定的 可能性。要點係，選擇一個負增升電壓之絕對電壓，使其 實質上等於一個p-通道電晶體之定限電壓)之絕對 值，但小於一個P-N連接點之開機電壓。例如，一個〇 3 與〇· 4伏特之間的負增升電壓，可用於、在〇· 5伏特或以下 之方法中。

藉由以下之說明與圖式，可以更加明瞭本發明。 第一圖A係一使用以往之邏輯方法，由p_通道M〇s電晶 體所形成之以往的DRAM記憶體胞元之示意圖。 第一圖B係第一圖A之DRAM記憶體胞元的剖視圖。 第二圖係包含一字元線驅動器以及一字元線電壓產生 器之以往的控制電路之示意圖。 第一圖A係根據本發明之一實施形態的電壓源所提供 之一 DRAM記憶體胞元的示意圖。 第一圖B及二圖c係根據本發明之各種實施形態的第 圖A之DRAM記憶體胞元的剖視圖。 :匕係根产本發明之—個實施形態的第三圖A之 個D R Α Μ δ己憶體胞元的布局圖。

-闻严丄圖4 :及第三圖F係根據本發明之其它實施形態的 二圖Α之DRAM記憶體胞元的剖視圖。 第四圖A至第四圖j传奸 y *制夕欠，比饥丄係根據本發明之另一實施形態的 在產製之各階段當中的DRa ^ 篦s^UKAM胞兀之剖視圖。 弟四k至第四圖V林钿 糸根據本發明之另一實施形態的，

499739 五、發明說明（9) 產製之各階段當中的DRAM胞元之剖視圖 〜π丨《 ·八田τ 肥兀之剖視圖。 第四W至第四圖X係根據本發明之各種實施形態的第四 圖V之DRAM胞元的布局圖。 第四Y至第四圖AA係根據本發明之又另一實施形態 的，，產製之各階段當中的卯錢胞元之剖視圖。 示意S五圖係根據本發明之一實施形態的字元線驅動器之 據ί發：r;:形態的，包含第- 電壓產生3! u U σ 第一夕數之VSS耦合電路，一個VCCB 之方塊圖 及一個^電壓產生器的$元線驅動器系統

示意圖。圖^根據本發明之—實施形態的VSSB輕合電路之 第八圖係，BB 產生之各種作 七圖之VSSB耦合電路的操作當中所 第 仏唬的波形圖。 電壓產生器之科方根據本發明之-實施形態的VCCB以及VSSB增升 餘 々現圖。 弟九圖B係用协、， 浦控制電路以往之正增升電壓產生器的一電荷系 第九圖c:::意圖。 浦控制電路之Μ 、以在之負增升電壓產生器的一電荷泵 第十c圖。 第 制電路之示意圖χ據本發明之一實施形態的vCCB電荷泵浦控 圖係根據本發明之一實施形態的Vbbs電荷泵浦

五、發明說明（10) 控制電路之示意圖。 電流根據本發明之各種實施形態的參考 第十八障 1 -Ln ,

成DRAM胞元的實施^^明之，—個使用_S電晶體以形 電壓耦合電路之示。之，一字元線驅動器以及一VBBC 除非特地指明，、， 的MAM記憶體之電壓乃^ ^利用以往之邏輯方法所產製 矽層以及一個或：：：：：壓’胃方法係-利用單-多晶 明之實施例中H ^屬層的單井或雙井方法。在所說 而言，取決於產；方t給：塵係標定為供給電壓Vdd。-般 特^乃伏特’丨^伏^室該正供給電壓^可以具有^^伏 有0伏特之名目值，//^名/值。該接地供給電壓，具 入（或P-N連接點、^ ΐ 。電壓Vss。一個二極體弓I 值，係標定為Vj。‘·电整，具有約〇. 6伏特之名目 胞元如! ΐ JA—:示雨，、fV於一個實施形態之DRAM記憶體 存電容器之p-通道儲晶體301，以及-配置為儲 極係連接於字ΐ ί二Λ νΓ2。該存取電晶體301之間 位元線305。存取電θ 子電晶體3〇1之汲極係連接於 源極區域。在所源極_合於電晶體302之 302之源極區域（ 貝^ ^中，實際僅只形成電晶體 -實施形態中=及=晶體3°2之汲極）。在另 均連接於存取電Γ丄及:及極區域均予形成，而這些區域 電曰曰體301之源極。電晶體302之通道形成該

499739 五、發明說明（11) ，存電容器之電極，而該電晶體3 〇 2之閘極形成該儲存電 ，器之逆電極。儲存電晶體302之通道（亦即，該儲存電 各之電極）係耦合於存取電晶體3〇1之源極。電晶體 3 0 2之間極（亦即，該儲存電容器之逆電極）係連接以 ，^ 一個負增升偏移電壓Vbbi。該偏移電壓係受限於電 合器3 0 2之閘極氧化物的擊穿電壓（Vbd )，以及儲存於該 電極之最高電壓（V!)。一般，偏移電壓vbbl係設定於一 個大於Vi減去vbd之電壓。在該較佳實施形態中，％係等於 Vdd ’而偏移電壓vbbl係設定於—〇 · 3伏特。 _ 、一般’該偏移電壓Vbbl之大小係選在低於一個二極體 電壓降。亦即，該偏移電壓之大小係選在低於大約〇. 6伏特/该負偏移電壓Vbbl藉由在該電極經充電至該Vdd供給 電壓蛉’升高電容器3〇2之電容，使儲存電容器3〇2之操作 、、、=〖生化若無该負板極偏壓Vbbl，當跨越該電容器之電壓 夂成小於该MOS結構之定限電壓時，電容器3〇2之電容傾向 於快速降低。 =第三圖B所說明，DRAM記憶體胞元3〇〇係包含於一 P-型單晶矽基板3〇4之n—摻雜井3〇4。多數記憶體胞元可 共用同，一 η-井3〇4。η-井304係偏壓於增升正電壓（Vppi /其係大於Vdd供給電壓，其電壓差約等於p—通道存取 第晶體30 1之定限電壓（Vtp )的絕對值。此外，該增升正 ，壓Vppl係選為低於P—通道存取電晶體3〇1之氧化物的擊 厂壓二η-井304係藉由連接至n—接點區域而偏壓。在本實 施开y L中，忒Vppl電壓係控制為大約〇 · 3伏特高於該I供

第16頁 499739 修正 if. r 90111195 五 發明說明（12) 給電壓（亦即V = 〇 3t nn A ± t tp · d伙特）〇施加該VDD】電壓於n—北 304減少存取電晶體301之定 於卜井 之電極與η -井3 0 4之間其遠接黜沾加 -复^^ 广 、逆接”沾的起因於供給雜却夕χ 向偏壓的可能性。然而，尤1 θ 。硪Λ之正

而r Α 具疋在鬲電壓時，施加哕V 電壓於η-井304亦增加在儲存雷究哭^9夕士枕=加°亥%1 漏。 电仔逼谷為302之電極的連接點洩 當資料寫入記憶體胞元3〇〇時，位元線3〇5係麵 Vdd供給電壓以寫入一個邏輯突資 . ^ 口；忒 電壓以寫入-個邏輯一之ΪΠ戈耗合於該“給 合以接收-字元線；壓v貝Λ值字元線3(33係耦 ^ ^ At i SSB其電位約為-〇· 3伏特。根據 一貝施形悲’該電壓％其層級係選在-0.2伏特至-〇 5伏 ，’=在傳統的DRAM實作中係為_〇1伏特或以上之負 壓。此係大於該νςς供給雷厭、士+ 、电 VSSB之產生將更詳;如;堡減去一個二極咖 f記憶體胞元300係處於資料保持狀態時，位元線305 係”充電至該vdd供給電壓之大約一 Η位元線3〇Π5 電：為3 02之電極係在一近於該^供給電壓之電位時，：己 憶胆胞兀30 0之定限下茂漏傾向於變大。對於次微米電°曰 體而言’此一定限下茂漏更嚴重，因為它們的定限電壓曰曰較 低j例如’—Vtp =~〇.5伏特或以下）。為減低在資料保持 狀悲當中之疋限下洩漏，字元線3〇 3係耦合於一個内部產 生之正〜升電I (V⑽）’其電位約高於該Vdd供給電壓〇 3 伏特、。根>據二實施形態，該VCCB電壓層級係選在0.2伏特至 0 · 5伏特尚於該供給電壓。此係低於該^供給電壓加上

五、發明說明（13) 二線…往的記憶想 給電㊁^升電料二產生更中下係輕合叫供 3〇2各包含圖薄二::二：°1及"道儲存電晶體 以微米之邏輯ii:體。例如’在，. 度約在2.5至4.0奈米。4層閘極"電層307及3〇8其厚 對於閘極長度在〇 1 R M伞·、，τ 低於30埃之深次微米M〇 ?:二二化物層厚度 之閘極穿隧電流變為顯* r i^過該廳儲存電晶體3〇2 搞空贼著提同该記憶體胞元之所需再新率。因為該 二：乂用ί 係隨閘極氧化物層厚度之降低作指數增 ^旱氧化物元件於該儲存電晶體302為理想，此 :低穿随電流，並於該記憶體胞元維持一個合理：再藉新此週 接=ΐ第二圖C所說明之另一實施形態中，該電容器灶 構之薄層閘極介電層308，係以一個厚氧化物層3〇^取、口 代:厚氧化物層308Α可由以往之雙氧化物邏輯方法製得。 ，氧，物邏輯方法普通係用於產製半導體電路，其有高性 能薄氧化物電晶體以及高電壓厚氧化物電晶體之使用了高 性能薄層氧化物電晶體係用以建構大部分之功能塊，而= 層氧化物電晶體係用以建構1/〇電路以及需具較高電壓依

從丨生之特殊功犯塊。因而以往厚層氧化物電晶體並不用以 形成DRAM胞元之儲存電晶體（電容器）。

、、因為厚層閘極氧化物層可得自以往之雙氧化物邏輯方 去，為產製厚層閘極氧化物層3〇8A，不需額外之處理步 驟。另一選擇係，該厚氧化物層30 8A亦可利用一個外加之 $罩步驟分別形成，以使此層可以薄於該! /〇氧化物層（ 度通常是在50至7〇埃）。厚層閘極氧化物層3〇8a係顯 者乂厚於薄層閘極氧化物層3 〇 7。例如，在一個〇 · 1 3微米 輯方法中，該厚層閘極氧化物層308A其厚度約在25至 在」|而忒薄層閘極氧化物層307其厚度約為15至20埃。 畜施形態中，厚氧化物層3〇8A係約2〇 %厚於薄層閘極 *層307。厚層閘極介電氧化物3〇8A有利於減低通過 P-通道儲存電晶體3〇2之穿隧電流。 在另一實施形態中，利 層閘極氧化物層3 08A底下形 高該厚層閘極氧化物層3〇8a 容。 用一個外加之遮罩步驟，於厚 成一淺溝槽或凹陷區域，以提 之表面積，藉以提升最終之電 3 0 0 #第t一圖D呈不根據本發明之—實施形態的記憶體胞元 乂之布局。對於位元線305之連接係為二個相鄰之胞元所 :二而電容器302之上板極313係連接至平行於字元線的 鄰胞元。才目鄰胞元之電容器係以場氧化物（F〇x 距：ίΛ”隔離於，例如’設計規則所容許之最小間 電容；為！容器板極313係偏壓於vbbl階層以允許該Ρ—通道 電“之最大開機，一個較壞情況之

第19頁 k 90111195 修正

49f?Vi| 五、發明說明（15) 物（F〇X ) ^14，而最大线漏電流可於相鄰之胞元儲存r 點間流通。為將類此之場啤+ + n 州心肥兀儲存即 3 i 3僅允許於沿相鄰儲存節/電以小化，該電容器板極 間距，同時將儲存節畔之月、# · 1 4倍於取小FOX隔離 容器板㈣3不利開間之%周邊L在最小間距）的被該電 周邊（其即電容器丄之:通刀道:)至之:5於;息儲存節點之 能之洩漏電流極小化。 ^ )之25 %，亚藉此使可 弟二圖β呈示一個纟P 士 π 道存取雷曰iMfn、 據本發明之另一實施形態之Ρ—通

運存取電日日體301以及p-通道 P 此一實施形態中，正常 w 2的放大剖視圖。在 及源極/汲極自行對準吊/化%\重/麵源、極/没極植入以 此一安排降低會使儲存^點m -型連接區域312以外。 Ά /¾ Φ Κλ Μ "" 電荷保持時間惡化之，連接 ，…占茂漏電机以及閘極引發汲極 往之邏輯方法中，一個η Α属（GIDL )。在一個以 下順序，（ P通逼電晶體之形成通常係依以 用離子植入丄:ΛΓ圖㈣^ 藉此幵4 γΛ^ 在問極邊緣之源極/汲極區域’ 稽此形成p-LDD區域，r 1* ί · Ν 物，Γ彳ν、心 k 1 1 1 )形成絕緣側壁間隔 )，（/) 2用^1行對準石夕化物（自行對準之石夕化物 域之二步驟來/ 形成P_S/D區域。該p-LDD及p-S/D區 流的良好垆剎。、’同時提供了高傳導電流以及對於洩漏電 雜，二呈^雷通常P —S/D區域係較之p-LDD區域更重度摻 且 ’、阻率。其結果，連接點擊穿電壓較低，而

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P-S/D區域之洩漏電流遠大於p —LDD區域之洩漏電流。該源 極/汲極自行對準矽化物進一步降低源極/汲極電阻率二但、 亦進一步惡化連接點洩漏。因此，要點是，儘可能排除重 度P-型摻雜以及自行對準矽化物之形成於該儲 = 亦即，。 子即"、、占（ 在本發明中，區域312係以最小多晶矽閘極間距布 局，該間距係約二倍於該絕緣側壁間隔物325之大小。以 此一布局安排，無須額外之處理步驟，p — s/D摻雜以及自 行對準石夕化物可有效排除在區域3丨2之外。 如第一圖F所說明’在本發明之另一實施形態中，薄 層閘極介電層307係形成於該存取電晶體的閘極電極3〇3底 下’而有一個厚層閘極介電層3〇8A形成於電容器結 3 底下。 第二圖A至第三圖E之⑽龍胞元，亦可類似地利用一個 P-通道存取電晶體以及電容器加以落實，只要這些元件係 產製於一個p-摻雜井，其係位於一個^摻雜基板或位於口一 摻雜基板之一個深n—摻雜井。 第四圖A至第四圖j係根據本發明之另一實施形態的 DRAM胞兀40，在各種產製階段當中之剖視圖。一般，⑽錢 胞/040包含一個具有一冠狀及板狀組態之電容器結構，其 係利用一個額外之多晶矽層所形成。這些額外之多晶矽層 係形成於N+以及p+淺連接點的形成之前，亦係在自行對準 矽化物的形成之前。二個額外之多晶矽層的利用，使一個 車乂小之電谷為結構，以及因而的較小DRAM胞元之形成亦成

第21頁 2002. 07.08.021 499739 五、發明說明（17) 為可能。 如第四圖A所說明，有一個η-型井區域42形成於p-型 單晶矽基板41。在所敘述之實施例中，基板41具有一個< 1 ，〇，〇 >之結晶定向，以及一俩約lxlO16/立方公分之 摻質濃度。η-井42係利用諸如離子植入之以往方法步驟所 形成，其摻質濃度大約在1 χ 1 〇π /立方公分。其它晶體定向 以及濃度可用於本發明之其它實施形態。另外，在其它實 施形態中，各種區域之傳導型式可予對調而得類似效果。 在所敘述之實施形態中，場氧化物45係利用淺溝槽隔 離（sti )技術所形成。在STi技術中，係於矽基板41蝕 刻出溝槽’然後以氧化矽填滿這些溝槽。然後利用化學機 械研磨（CMP )將所得結構之上表面平坦化，以使場氧化 物45之上表面與n-井42之上表面實質上為共平面。 然後熱生長閘極氧化物4 6於所得之結構物的上表面 上。在所敘述之實施形態中，閘極氧化物46為氧化矽，其 厚度在約1· 5至6· 0奈米之範圍。然而，此一厚度可依^ 使用之方法而異。 於所得之結構物上沈積一層多晶矽。然後將該多晶矽 層圖樣化以形成多晶矽閘極電極47。然後形成一個ρ _植 n (圖未示），並以大約lxl〇14/平方公分的劑量以及 大、勺15千電子伏特之植入能量將二氟化蝴（叫）植入。 ::第四圖〇斤說明，然後在所得之結構上沈積一層 Γ二ΪΓΓ之實施形態中，氮化相係利用以往 之處理技術沈積至一大約150奈米之厚度。在—

第22頁 499739 五、發明說明（18) ，形態中，在氮化矽層48底下形成有一薄（約2 〇奈米） 氧化，層，以降低應力。然後於氮化矽層48上沈積"一個厚 層之氧化矽49。在所敘述之實施形態中，氧化矽層“其厚 度約，1 2 0 0奈米，係利用以往之處理技術所形成。 、貫穿氧化矽層49，氮化矽層48以及閘極氧化物46，形 成有一個開口60。在所敘述之實施形態中，開口6〇呈直徑 = 250奈米之圓筒形。在其它實施形態中，開口“可為其二 它形狀及大小。開口 60係定位於一可使部分之？—型源極區 域44外露的位置。開口6〇之產生係藉由在氧化矽層49上步 成一個光阻遮罩（圖未示），並在光阻遮罩貫穿蝕刻 — 個限定開口 6 0之位置及形狀的開口。 剝除光阻遮罩，並於所得之結構物上形成傳導摻雜夕 晶矽層50。在所敘述之實施形態中，多晶矽層5 〇之形二 藉由沈積出一層厚約50奈米之多晶矽。然後，藉由一種’、 型雜質，諸如二氟化硼（ΕΚ)，之離子植入於該多晶矽= 傳導摻雜。替代地，多晶矽層5〇亦可於沈積當中當^摻 雜。如所說明，多晶矽層5 〇係延伸進入開口 6 〇， = 型源極區域44。 如說明於第四圖C，所得結構之上表面已予平坦化。 在所敘述之實施形態中，係利用以往之化學機械 。 (CMP )方法，執行此一平坦化步驟。一般，該平坦 驟移除多晶矽層5 0之非沈積於開口 6 〇之部分，以及~步 層49之上部。在已執行該平坦化步驟之後，在開口 石夕 留一個多晶矽冠51。該多晶矽冠51包含一個實 餘 、只工千坦之

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以及場氧化物45 攸基極區域51Α垂 基極區域51A，其係與p—型源極區域44 )接觸。多晶石夕冠51亦包含垂直壁5ΐβ 直向上延伸。 如說明於第四圖D，然後利用一種移除氧 氮化矽之蝕刻劑移除氧化矽層49。此—u、於 除氧化石夕層49，而不顯著移除氮切層 緩衝施形態中，此一姓刻劑係經緩衝或未經 爻衝之虱虱酸。在移除氧化矽層49之後，留下多晶矽冠 ^开=直，51Β延伸至高於氮化石夕層48。在所敘述之實 中’多晶發冠51之該壁51㈣延伸至糊G奈 於 乳化石夕層4 8。 、 如說明於第四圖E，於多晶矽冠51之上形成有一個氧 化物氮化物-氧化物（〇 N 〇 )結構5 2。此一 〇 n 〇結構 52，，利，沈積一個第一氧化矽層，一個氮化矽層，然後 一，第二氧化矽層而形成。在所敘述之實施形態中，該第 一氧，矽層厚度約為2奈米，氮化矽層厚度約為7奈米，而 第一氧化矽層厚度約為2奈米。這些層係利用已為熟知之 ^理技術所沈積。為形成ΟΝΟ結構52之各層，需有相對較 南之熱週期。例如，為形成0Ν0結構52，需有在85〇至95() °C範圍20至60分鐘之整體熱週期。如習知相關一般技術 者所瞭解’熱週期係取決於溫度以及時間。 如說明於第四圖F，於0N0結構52之上形成有一傳導摻 雜層之多晶矽5 3。在所敘述之實施形態中，多晶矽層5 3係 沈積至一個大約丨50奈米之厚度。然後，藉由一種ρ—型雜

499739 五、發明說明（20) :=硼，之離子植入於該多晶石夕作傳導摻雜 地’夕曰曰矽層5 3亦可於沈積當中當場摻雜。 現在參閱第四圖G，如所說明’於多晶矽層⑸之 成有一個光阻遮罩54。光阻遮罩54係位於 y 以及直接緊鄰之區域。如說明於第 曰 之上 _結構52之外露部分係以一系列之二= 5 3之餘留部分形成一多晶矽板極結構5 7。.、 曰 層5 i =除光阻遮罩5 4，並執行一個熱週期以作多晶矽 ‘相對•一之f火。在此一步驟當中，該熱週期通常係利 950至1 050 °c ’3〇至9〇秒的快速高溫退 成自行董2 1藉由在形成p+及N+淺連接點之前，以及在形 is期g古矽化物結構之前執行這些高熱週期，這此高孰 週期即有利地不會嚴重影響這些後續執行之製程。—门‘… =明於第四圖卜利用以往之處理技術，於氣化石夕 ^留下!1仃一次各向異性蝕刻。該各向異性蝕刻完成後， 極47之^化矽區域48A至48C。氮化矽區域48A於多晶矽閘 夕曰 個邊緣形成一個側壁間隔物。氮化矽區域48B在 ‘ 極47的相向之邊緣形成一個側壁間隔物。氮化石夕 53二# +係延伸至多晶矽冠51，〇Ν〇結構52以及多晶矽板極 以外^ 之電容器結構。氮化石夕區域48C在第四圖1之平面 化發區域48B連結，藉此橫向環繞多晶矽冠51。 (圖未厂形成氮化矽區域48A至48C後，形成一個P+光阻遮罩 然德勃)’以於該晶片上界定該所欲的P+區域之位置。 行p+型離子植入，淺藉此形成p+汲極區域55 (以

499739 五、發明說明（21) 及該基板上之其它所欲之P+區域）。須指出，p+汲極區域 5 5係與侧壁間隔物4 8 A之邊緣對準。在所敘述之實施形態 中’該離子植入係以5x1 015/平方公分之劑量，以及低於i 5 千電子伏特之能量執行。執行一個短退火熱週期，通常係 利用8 5 0至9 50 t，10至15秒之RTA。 現在參閱第四圖j，於所得之結構物上全面沈積一層 耐高溫之金屬，諸如鈦或鈷。在所敘述之實施形態中，鈦 係沈積至一大約3 0奈米之厚度。然後執行一退火步驟，以 於鈦與矽接觸之位置形成矽化鈦。更詳言之，鈦係在P+區 域55之上反應，藉此形成鈦自行對準矽化物區域56a。鈦 亦在多晶矽閘極47之上反應，藉此形成鈦自行對準矽化物 區域5 6B。最後，鈦在多晶矽板極53之上反應，藉此形成 鈦自行對準矽化物區域56C。此一退火亦進而啟動P+區域 5 5之P+離子。在所敘述之實施形態中，此一熱週期通常係 利用850至9 5 0 °C，10至30秒之RTA執行。須指出，在電容 器結構的形成當中所執行之熱週期（亦即，850至950 °C，2 0至6 0分鐘；9 5 0呈1 0 5 0 °C，β 〇至9 0秒），係大於在 淺汲極區域55以及金屬自行對準矽化物56Α至56C的形成當 中所執行之熱週期（亦即，850至950 °C，10至15秒；850 至950 °C，10至30秒）。在根據本發明之一實施例中，在 淺汲極區域5 5以及金屬自行對準石夕化物5 6 A至5 6 C的形成當 中所執行之熱週期，係可比擬於或小於在電容器結構的开; 成當中所執行之熱週期。 然後執行蝕刻，藉此移除該鈦層之所有未反應部分（

第26頁 499739 五、發明說明（22) 例如，位於氮化矽區域48A及48B以及場氧化物45上之部分 的鈦層）。 所得之DRAM胞元40說明於第四圖J。DRAM胞元40之存 取電晶體，係由汲極區域43以及55，源極區域44，自行對 準矽化物56A及56B，氮化物間隔物48A及48B，多晶矽閘極 電極47以及η-井42所形成。DRAM胞元40之電容器結構，係 由多晶矽冠51，ΟΝΟ結構52，多晶矽板極57，以及自行對 準矽化物區域56C所形成。此一電容器結構在多晶矽冠5 1 與多晶矽板極5 7之間有一個相對較大之表面積，因為板極 5 7係延伸於侧壁5 1Β之内表面及外表面二者之上，以及基 極區域51 Α之上。此一相對較大之表面積導致該電容器結 構的一個相對較大之電容。此外，因為該電容器結構係形 成於垂直之型式，該電容器所佔布局面積相對較小。 在一個以往的邏輯方法中，能否形成良好的N+以及p + 淺連接點以及自行對準；5夕化物，係取決於在該N +及p +植入 以及該自行對準矽化物的沈積之後，有最小之熱週期。藉 由fN+及P+植入以及該自行對準矽化物的形成之前形成該 電容器結構，其通常利用高熱週期，形成該電容器結構所 導入之額外熱週期，對於在電容器結構之後所產製的電晶 體特性之影響可為極小。 DRAM胞元40係以實質上與對⑽龍胞元3〇()(第三a至 二圖D )相同之方式作偏移。如此，自行對準矽化物區域 56A+係連接於位元線305，自行對準矽化物區域56β係連接 於字兀線303，而n-井42則輕合於該v卯1電壓供給終端

第27頁 499739 五、發明說明（23) 行對準石夕化物區域56C可予連接至Vdd與Vss間之任何電壓， 以使該電容器結構之電容極大化。須指出，至於n—井42之 連接係形成於第四圖J之視野以外。 第四圖K至第四圖V ’係根據本發明之另一實施形態的 DRAM胞元40 0，在產製之各階段當中的剖視圖。'一般而 言，。DRAM胞元400包含一個電容器結構，其係較之以往的 邏輯方法多用二個多晶矽層而形成。這些多出之多晶矽層 是形成於該存取電晶體的多晶矽閘極電極的形成之前。 如說明於第四圖K，於一個p-型單晶矽基板41形成一 個η-型井區域42以及場氧化物45。這些元件已參照第四圖 Α詳細說明於上。在所敘述之實施形態中，場氧化物“的 深度在約2*50至40 0奈米之範圍。於所得之結構物的上表面 上熱生長薄氧化物層4 0 1。在所敘述之實施形能中， 化物層401係厚度在5至10奈米之範圍的氧化石夕铁而，1 厚度可依所用方法而異。於薄氧化物層4〇1之上沈積一声^ 氮化矽402。在所敘述之實施形態中，氮化矽“^厚θ 約50至30 0奈米之範圍。然後，在所得之結構物上沈積"一 個光阻劑層403。將光阻劑層4〇3曝光並顯影，藉此、 口 404。如以下更加詳述’帛口綱界定一個心 開 域，其將包含一個冠狀電極以及該DRAM胞元的— = 點區域。 叫從垤接 如說明於第 ^ ^ 〜心間口 4U4蝕刻氮化矽層 及薄氧化物層401，藉此移除這些層4〇1及4〇2之 分。該蝕刻亦移除場氧化物的—外露部分，藉此，於°卩場氧

弟28頁 499739 五、發明說明（24) 化物45產生一空洞405。在該蝕刻之終了時，場氧化物45 在空洞405底下之厚度T1係在約50至200奈米之範圍。該# 刻劑對矽具高度選擇性，因而在該蝕刻當中，n—型井^無 實質之移除。在一個實施形態中，該蝕刻係定時蝕刻。 如說明於第四圖Μ，將光阻劑層403剝除，於所得之結 構物上沈積一層厚度在約2〇至40奈米之範圍的多晶石夕層 406。多晶矽層406延伸進入空洞405，而接觸於η -型；5夕區 域42之外露部分。 如說明於第四圖Ν，執行一個化學機械研磨（CMp ) 步驟，以移除多晶矽層406之位於氮化矽層402上的部分。 其結果，即形成一個凹陷之冠狀電極4〇6A。冠狀電極4〇6A 有一個沿空洞405底部的下基極部分406L，沿空洞之侧壁 延伸之側壁40 6S，以及一個延伸於該矽基板42的上表面之 上的上基極部分406U。多晶石夕層406可於執行CMP過程之前 或之後摻雜並退火。在一個實施例中，多晶矽層4 〇 6係藉 由在該多晶矽植入一種p—型雜質，諸如硼，而作摻雜。之 後’多晶矽層4 0 6係經施以一個溫度在9 5 0至1 0 5 0 t：歷時 2 0至6 0秒之RTA (快速高溫退火）。在退火步驟當中，經 摻雜之多晶矽層406發生向外擴散，藉此在!；!-井42形成一 個P-型接點區域407，緊鄰於冠狀電極4〇 6A。 如說明於第四圖0，將氮化矽層402之餘留部分剝除， 於所得之結構物上沈積一層電容器介電層4 〇 8。在所敘述 之實施形態中，電容器介電層4 〇 8係一個厚度在5至8奈米 之範圍的氮化物層。沈積完成後，電容器介電層408以在

第29頁 499739 五、發明說明（25) '~ " ' " ' --- 800至900 C， 20至60分鐘之範圍的整體熱週期作氧化並 退火。於介電層408之上沈積一層第二經傳導摻雜之多晶 矽層409。在所敘述之實施形態中，多晶矽層4〇9之厚度Ba 在大約3 0至5 0奈米之範圍。 X '' 如說明於第四圖p，沈積一層光阻劑，曝光並顯影，藉此 形成一個光阻遮罩4 1 〇。透過此一光阻遮罩4丨〇蝕刻該上多 晶矽層409以及介電層408，藉此形成板狀電極4〇9A以及電 容器介電層408A。 如說明於第四圖Q，剝除光阻遮罩4丨〇，之後移除薄氧 化物層401。此時，恢復標準邏輯方法步驟。於是，藉由 該外t石夕表面之熱氧化生長出一個閘極介電層4n。須指 出丄介電層411延伸至冠狀電極406A以及板狀電極409A的 卜路表面之上。然後’在閘極介電層41 1之上形成一個傳 導捧雜之多晶矽閘極電極412，其厚度在大約1〇〇至25〇奈 f之範圍。然後，執行—p—型離子植入步驟，藉此形成輕 微捧雜之汲極以及源極，各為413及414。 如說明於第四圖R，利用以往之邏輯方法步驟形成侧 壁間隔物41 5及416。在侧壁間隔物41 5及416的形成當中， 自未經閘極電極412以及間隔物415及416保護之位置，移 $閘極介電層411。執行一p—型離子植入，藉此形成重度 推雜之汲極以及源極，各為4丨7及4丨8。須指出，輕微摻雜 之源極414以及重度摻雜之源極418係與掩埋之接點層 407 °其結果’該存取電晶體之源極即電耦合於冠狀電極 406A 〇

第30頁 499739 五、發明說明（26) 在一個替代實施例中，p_型區域414在口_型離子 當中受阻，故無p_型區域418之形成。在此一實施例中， 所得結構之連接點擊穿電壓獲得改善。因為p+及N+植 分別於-個標準⑽s方法中，以不同之光阻遮罩執行，益 須以額外之遮罩步驟阻絕p-型區域414。 …、 然後，於所得之結構物上沈積一個介電層4丨9 即，氧化矽）。 J、 如說明於第四圖8，於介電層419之上形成一個自行 準矽化物阻絕光阻遮罩420。遮罩4 20係圖樣化成，使？+型 汲極區域417以及閘極電極412之一部分外露。然後，蝕刻 =電層9^，藉此移除介電層419的外露於該遮罩“❹之部 分。更詳言之，P+汲極區域417以及多晶矽閘極412之左邊 部分係外露。自行對準矽化物阻絕遮罩42〇通常係在桿準 邏輯☆方法。中用以阻絕出不需自行對準矽化物之區域，諸如 I / 0緩衝器及電阻器。因而，對於一個標準邏輯方法來 說’遮罩420並非一個額外之遮罩。 、如說明於第四圖T，剝除遮罩420，並於所得之結構物 亡沈積一個耐高溫金屬層4 2 1。之後執行退火，藉此使耐 同’皿金屬層4 2 1與底下之矽區域反應，以形成金屬矽化物 區域。在第四圖T中，金屬層421底下之僅有矽區域，係p + 沒極區域417以及多晶矽閘極412之左邊部分。 如說明於第四圖u，金屬矽化物區域422及423係形成 於P+汲極區域417以及多晶矽閘極4 12之左邊部分之上。然 後’移除耐咼溫金屬層4 2 1之未反應部分，如說明於第四 499739 五、發明說明（27) 圖V。須指出，金屬矽化物區域423，係至少部分形成於閘 極電極41 2之上。較佳者係，阻絕石夕化物之形成於洩漏電 流須予極小化之區域，即源極區域418，冠狀電極406A以 及板狀電極409A。須指出，介電層419防止矽化物之形成 於冠狀電極406A，或板狀電極4〇9A之上。

一個具有大二維表面積因而得以較小實體尺寸具有高 電谷之電容器’係利用二個額外之遮罩4〇3及41〇 ,以及二 個額外之多晶矽層4 0 6及4 0 9所形成。與電容器之形成相關 的溫度週期，不影響之後的，N+及？+淺連接點以及自行對 準矽化物之形成。此外，該電容器之内部節點，較佳者係 I保濩而實夤上無自行對準矽化物之形成，以減少浅漏 流。 一第四圖1說明根據本發明之一個實施形態的記憶體胞 兀400之布局。於存取電晶體以及位元線之間提供連接的 接點，係如第四圖之含有X的盒塊所示。如此，接點43q 提供一自DRAM胞元40〇至位元線3〇5 (圖未示，參閱第三圖 A )之連接。接點430亦提供一連接至位於DRAM胞元4〇〇左 邊的一對稱DRAM胞元之汲極區域。以此一方式，一個接點 提供對於一陣列中的二個DRAM胞元之連接。

位元線305沿第四圖W之水平轴延伸，以使位元線3〇5 ，接至二個接點430以及431。其它位元線係以類似方式搞 合於DRAM胞元之其它行。 DRAM胞χ陣列，係配置成相鄰之列中的特定相鄰⑽— 胞元，共用同-板狀電極。例如，第四圖胞元4〇〇

第32頁 499739 五、發明說明（28) 與其它五個DRAM胞元共用板狀電極40 9A。板狀電極409A沿 第四圖W中之垂直軸延伸，平行於字元線（例如，閘極 4 1 2 )。相鄰胞元之電容器係以例如，於設計規則所允許之 最小間距之場氧化物（F Ο X )區域4 5隔離。板狀電極 409A係偏壓於Vbbl階層以允許該電容器之最大開機。 第四圖X說明根據本發明之另一個實施形態的記憶體 胞元4 00之布局。第四圖X的布局係類似於第四圖w之布 局。然而，第四圖X中之板狀電極4 〇9A，包含一系列之缺 口，以允許冠狀電極40 6A及該存取電晶體的源極418之間 的較佳電連接。

在另一個實施形態中，.單一多晶矽層可用以產生該記 憶體胞元之閘極電極以及板狀電極。如此之實施形態，係 說明於第四圖Y及第四圖z。 如說明於第四圖γ，光阻遮罩43〇係（在沈積該板狀 電極之前）形成於介電層408之上。光阻遮罩43〇覆蓋冠 狀電極406A。然後執行蝕刻，移除介電層4〇8之外露部 分，然後移除薄氧化物層4G i。此一 #刻終了時，使η型 =域42之將形成存取電晶體之部分曝光。然後剝除遮罩

如說明於第四圖ζ，麸徭批γ 4ql . A、，T A“灸熱氧化形成閘極介電層 4dl。此一熱乳化亚不實皙影鄕 ^ ^ . ^ I負衫響電容器介電層408，其係由 432。 所侍之結構上沈積一個多晶矽層

第33胃 499739 五、發明說明（29) 以形成閘極電極432A及電容器板狀電極432B。然後，根據 第四圖Q至第四圖V，繼續作處理。此一實施形態之優點在 於，係一個簡化方法，僅較之以往的邏輯方法多一遮罩步 驟。代價是該板狀電極與該閘極電極（字元線）間之稍 大間距，因為二者均係圖樣化自同一多晶矽層。 第五圖係根本發明之一實施形態的，用以驅動字元線 303 (第三圖A )，字元線47 (第四圖j )，字元線412( 第四圖v )或字元線432A (第四圖AA )之字元線驅動器 5 0 0的示思圖。在所敘述之實施形態中，字元線驅動器5 〇 〇 所提供之輸出電壓，係供給於字元線3〇3 (第三圖a )。 字το線驅動器5〇〇包括p—通道電晶體5〇1及5〇2 ,n —通道電 晶體503至505。為停用字元線3〇3，電晶體5〇1開機，藉此 亡2^303至於該正增升字元線電壓v⑽。該I電壓係 面到足以使存取電晶體3〇1關機。為啟動字元 3， 拉電晶體503開機，藉此下拉字元線3〇3至 元線303電壓之產生更詳述如下。 “壓VSSB子 拉5，以及字元線下拉電晶 成之傳遞門搞V、 Ρ_通道電晶體502形 及502遞甲Ϊ 晶體5〇2 ’開機時’搞合電晶體501以 電曰體50^2，列位址解碼器510所提供之輸出信號Χ(。 另:輪出_ ί Λ極，合以接收來自列位址解瑪器51 0之 選擇為存ϋ ^列當該連接至字元線303之記憶體胞元係 高狀態，，將4位二解,碼器51°首先將該、信號驅動於 \ M5旎驅動於低狀態。該& #信號之低

第34頁 五、發明說明（30) ==晶體502開機，其提供該邏輯高&信號於上 拉 下拉電0曰體5〇1及503之閘極。在這些條件下， 電晶體5 0 3開機，葬士 ^里入令一綠0 電壓。 精此耦曰子兀線3 03以接收該vsSB字元線 如以下更詳細說明，列位址解碼器5 1 0控制第一子扭 之字元線，包含字元線3 03及多數之其它字元線。如果字 元，並非選擇為存取…第一字元線二之如果—子 =取），則列位址解碼器51〇為Xi以及“ ^供邏輯低值。在這些條件下，上拉以及下拉電晶體 =1及5〇y之閘極，係由n_通道電晶體5〇4維持於邏輯低狀 悲。須指出，電晶體504之閘極，係連接至字元線3〇/，复 f當字元線303不作存取時，係維持於一個邏輯高之狀八 。其結果’當字元線303不作存取時，電晶體5〇4開機， 藉此，使電晶體501及503之閘極耦合於該供給電壓。該 ^供給電壓使上拉電晶體501開機，並使下拉電晶體5〇3關 機，藉此，於字元線303上維持一個邏輯高之 即，VCCB )。 〜在資料保持狀態當中（亦即，在該第一字元線子組 之字元線無一作存取時），列位址解碼器51〇將該χ』#信號 驅動於高狀態，藉此使η-通道電晶體5〇5開機。經開機之 電晶體50 5耦合上拉以及下拉電晶體5〇1及5〇3之閘極於該 Vss供給電壓。其結果，提升電晶體5〇 j開機，而下拉電晶 體503關機。此時，電晶體501耦合字元線3〇3以接收該¥ 電壓，藉此使記憶體胞元30 0 (或者記憶體胞元4〇或4〇() 499739 五、發明說明（31)

之存取電晶體）關機。下拉電晶體503係選擇為一n—通曾 電晶體以加速字元線303之開機。然而，在本實施形陣I、 中，所有形成之通道電晶體之本體，係連接以接收哕v 供給電壓。（參閱第三圖B，其中說明^型基板3〇6之^ 以接收該vss供給電壓）。其結果，該Vssb控制電壓之最小〇 值係受限於一低於該Vss供給電壓之二極體電壓降（亦 即，一二極體電壓降低於接地電壓）。再者，各列之記憶 體胞元有一個關聯之字元線驅動器。在一嵌入式記憶體〜 中’通常有若干列（例如，多於1 〇 0 )之記憶體胞元。 有許多字元線驅動器之結果，基板與0-通道下拉電晶體（ 諸如下拉電晶體5 0 3 )的源極之間的逆連接點洩漏，可能 相當可觀。隨VSSB控制電壓變成更大之負值，該逆連接點 茂漏指數增加。為限制逆連接點洩漏，將字元線驅動器分 成32組，各組耦合於一個共通之耦合電路7〇〇。其結 果’該嵌入式記憶體即分區成具有3 2列之小型記憶體組， 相對於標準DRAM方法中之每一記憶體組有1 28至5 1 2列。此

乃有利，因為使用以往之邏輯方法所產製之DRAM胞元，其 胞元電容器必須遠小於（例如，3至1 〇毫微微法拉）標 準DRAM方法中之胞元電容器（例如，2〇至40毫微微法拉 )°較小記憶體組在記憶體胞元的感測操作當中，依比例 降低寄生效應及雜訊。在一實施形態中，各記憶體組包含 64或以下之列。在另一實施形態中，各記憶體組包含32或 以下之列。須指出，這些實施形態可以包含一或以上之冗 餘列。

第36頁 499739 五、發明說明（32) 一夕，/、圖係說明一包含第一多數字元線驅動器500，第 厭=土 ,VssB耦合電路700，一VcCB電壓產生器800及一 νΒΒς電 生器900之字元線驅動器系統6 00的方塊圖。各ν叙 合>電路700係麵合於一含32字元線驅動器5〇〇之對^:麵如 更汗述於下，當要使—組的字元線之一開機時，對應之¥ 二電路7〇〇係控制以耦合該vBBS電壓產生器900於^含32 iv%m500之對應組。其結果，該％輕合電路路由 n詳&7 〇〇所產生之負增升電為¥挪電麼。 給電壓-定限電壓〜h因此;V:電Μ值低 '、；供給電壓減去一二極體電壓降。當一纟中益 要開機時，對應之^輕合電路700係控 搞二^、子 電，共給於該含32字元線驅動器之對應組二:广 耦合電路700路由該Vss供給電壓為VssB電壓。 〇tV- 間接：if有二字元線驅動器5°°子組係輕合以於任何時 接收該VBBS電壓，逆連接點洩漏實質降低。 限制忒VBBS電壓在低於該Vss供給電二曰 逆連接點沒漏更為降低。 A限電壓，该 之示；二係=本-：施形態的V“合電路700 a 電 包3P-通道電晶體7{)1至m， 701，係連接於vssB AV電壓供給 G二曰曰 J^,N2 01,,,702 線之間。P-通道電晶體7〇3，係 ^電=、A 饮取 电备器，其源極

第37頁

以及汲極共通連接於節點N1，而其閘極連接於節點Μ。n一 通道電晶體704係連接於該Vssb電壓供給線及該ι電壓供給 終端之/間。電晶體704之閘極係連接於節點Nl。反向器7ΐι 至#7 係以串聯連接，反向器711自列位址解碼器51 〇接收 χ』·#信號，而反向器714提供延遲Xj#信號於節點N1。 第八圖係說明在VSSB氟合電路700的操作當中所產生之 各種信號的波形圖。 士啟動字元線3〇3之前，該Xi信號為低而該Μ信號為 =二^延些條件下，該反向器711至714鍊提供一邏輯高信 點Nl，藉此使η_通道電晶體m開機。其結果 =線維持於Vss供給電壓（〇伏特）。而且，在啟動字元 ▽ 線3〇3之如，電晶體702之定限下茂漏拉動節點⑽至一低於 二上一定限電壓降（') < 電壓，藉此防止電晶體7〇1 妙德^二上參照第五圖所敘述’該Xi信號係經驅動於高， w後该Xj#信號經驅動於低以啟動字元線3〇3。在這些條件 下始^〇凡線驅動器5〇〇之下拉電晶體503開機，藉此耦合字 ϊ 給線。緊隨電晶體503開機之後，Μ信號 門°器711至714鍊傳播，而未抵達節點Ν1。此一時 = 體704係保持開機，麵合該^供給線 狀能把=is，，電壓。❿且在此—時間當中，節點ni之高 二=垃 搞合之電晶體703至於-高狀態。電晶體 供仏蝮一極體，其閘極以及沒極係連接於％ 仏、、、。線。因此電晶體7〇2限制節點N2之電壓在一電位，其 499739 五、發明說明（34) 不高出vBBS電壓一個定限電壓（Vt )，或約等於該v 壓。之後，電晶體703初始充電至一電壓大約等於" 給電壓（亦即，跨越電晶體7〇3之電壓約等於^ )。如、 δ §亥Xj ##號之低狀態抵達節點n 1時，電晶體μ 4 機，藉此使該vSSB電壓供給線自該vss電壓供給終端解耦 合。節點N1之低電壓亦使電容器70 3下拉節點⑽至一於 — Vdd之電壓。該節點N2之-Vdd電壓使p-通道電晶體7〇1開； 機，藉此耦合該vSSB電壓供給線於該Vbbs電壓供給線。& 出’此時僅有32字元線驅動器係耦合於該％電壓供哈線日 (並因而耦合於VBBS電壓產生器900 )。因為有相對較少數 之字元線驅動器連接於該Vbbs電壓供給線’結果之連接點 漏相對較小。 ” 、 晶載電壓產生器90 0係設計成，雖有該連接點洩 ，，亦能維持VBBS於大約-0 · 3伏特低於該Vss供給電壓。須 曰出，在啟動字兀線303當中，此一字元線3〇3初始人 二該vss供給電壓。當字元線303之電壓降至低於該口 供給電壓時，字元線303係耦合以接收該負增升電壓V -此將子凡線下拉電晶體5〇3之源極至汲極電壓限制為心、 CCB减去，藉此防止電晶體5〇3之暴露於高電壓應力。 =^用字元線303，該χ〗#信號係經列位址解碼器51〇 =於：狀態。回應於此…線驅動器中之上拉電晶體 700 I 藉^上拉字元線303至¥⑽電壓。在Ib耦合電路 、，該Xj#信號之高狀態通過由反向器至714所形成 之延遲鍊傳播，藉此提供一高電壓於節點N1，使電晶體 第39頁 499739 五、發明說明（35) 7 0 4開機。節點N1之高電壓亦耦合節點n 2於約為Vss之電 壓，藉此使電晶體70 1關機。在這些條件下，該yssB電壓供 給線係耦合於該Vss供給終端。 該VcCB及VsSB電壓’係由根據本發明之一實施形態的晶 載電荷泵浦電路所產生。第九圖A係一方塊圖，呈示根據 本發明之一實施形態的VCCB及VSSB增升電壓產生器及900 之一般結構。各VCCB及VSSB增升電壓產生器包括一環式振盪 器8 0 1，一電荷泵浦8 0 2以及一泵浦控制器8 〇 3，其控制振 盪器801並因而控制電荷泵浦802之操作。環式振盪器8〇1 及電荷泵浦8 0 2係以往之組件，文獻已多有記載，諸如美 國專利第 5，703， 827 及5，267， 201 號。 第九圖B係用於以往之正增升電壓產生器的電荷栗浦 控制電路901之一簡化示意圖。電荷泵浦控制電路9〇1包含 一 P-通道電晶體911，其具有耦合以接收該vdd供給電壓之 閘極，一耦合以接收正增升電壓VBQ(m +之源極以及本體， 及一 _合於一參考電流源912之汲極。電晶體911之沒極亦 連接於I n h i b i t控制線。電流源9 1 2可用一電阻器取代。 當該vB(K)S"電壓高出該vdd供給電壓一定限電壓（Vtp ) 時，電晶體911開機。來自電晶體911之源電流與電流源 9 1 2所供給之參考電流Iref比對。當該VBc)0St十與Vdd電壓之間 的電位差增大時’來自電晶體911之源電流增大。當該源 電流大於該參考電流IREF時，該Inhibit控制線係耦合以接 收該VB〇〇st +電壓。1 nh i b i t信號之高狀態將該環式振盪器 801去能，藉此使該電荷泵浦802關機，停止VB_t +之高

第40頁 499739 五、發明說明（36) 幵。取決於參考電流IREF之大小，該增升電壓+可調整 為一電壓，其等於該Vdd供給電壓加上一定限電壓（)， 或更兩。須指出，電晶體9 1 1之本體係耦合以接收該γΒ。。^ + 電壓，以使此一電晶體之源極至本體連接點非為正偏。然 而，此一連接之成為可能，係僅在電晶體9丨1之本體為一 可從基板隔離之η-井時，或當電晶體911乃形成於一偏壓 至等於或較之VBcK)St十更為正值的η —型基板時。 第九圖C係一用於以往之負增升電壓產生器的電荷泵 浦控制電路902之簡化示意圖。電荷泵浦控制電路9〇2包含 一η-通道電晶體921，其具有耦合以接收該&供給電壓之 閘極，一耦合以接收負增升電壓vBcK)st之源極以及本體，及 一耦合於一參考電流源922之汲極。電晶體921之汲極亦連 接於Inhibit #控制線。電流源92 2可用一電阻器取代。 莓々VBc)()St +電壓較之遠Vss供給電壓低一定限電壓（v )時，電晶體921開機。來自電晶體921之洩電流與電流^源 922所供給之參考電流Iref比對。當該VBQ〇st與L之間的電位 差增大時’來自電晶體9 21之浅電流增大。當該浅電流大

於該參考電流IREF時，該Inhibit #控制線係耦合以^收 該VB oost- 電壓。Inhibit # 信號之低狀態將該環式振盈器 8 0 1去能，藉此使該電荷泵浦8 0 2關機，停止vBQc)st之益趨負 值。取決於參考電流IREF之大小，該vB_t電壓f調整J^一、 電壓其等於Vss減去一定限電壓（νίη )或以上。須指出， 電晶體921之本體係耦合以接收該vBcK)st_電壓，以使此一電 晶體之源極至本體連接點非為正偏。此一連接之成為可

第41頁 499739 五、發明說明（37) 能，係僅在電晶體921之本體為一可從基板隔離之p一井 時，或當電晶體921乃形成於一偏壓至等於或較之％。_更 為負值的p-型基板時。 B°°st 、在以往之邏輯方法中，電荷泵浦控制電路901及902無 法共存，因為此類方法有一限制，僅有一型之電晶體可隔 離於了井之中。亦即，在界定於此的以往之邏輯方法中， η井以及p-井無法兼得。尚且，因為記憶體胞元係偏 壓於Vss電壓（第三圖8 )，記憶體胞元3〇〇之口—型基板盔 法偏壓於一等於或較之該負增升字元線電壓¥刪更為負值、 之電壓。再者，因為電荷泵浦控制電路導致一 壓大於或等於L加V〆此—電荷泵浦控制電路901 Π產 t 於L供給電壓之+電壓，但低於^供給電壓加 上如本發明所需求之該定限電壓。 類似地，因為電荷泵浦控制電路9〇2導致一 低於或等於Vss供給電壓減去該定限電壓vt，此一。ϋ孓 ：：9：2""" ^^--w ^ - 對值 減去如本發明所需求之該定限電壓Vtp的絕 =十圖係根據本發明之一實施形態的VCCB電荷泵浦 :::1:00的示意圖。VccB電荷泵浦控二 取代電荷系浦控制電路8Q3 ( f九圖 m 控制電二:ΓΛί 電壓產生電路。、電荷系浦 谓1〇以5 包31)-通道電晶體1001至1 003，及參考電产 源〇4至1〇05。？_通道電晶體1〇〇1之源極，係輕合以接^

第42頁 499739 五、發明說明（38) m給電壓，而p一通道電晶體1001之閑極以及源極係共 二ί於參考電流源1 004 °p一通道電晶體1001藉此連接成 參考電流源1 004之間的二極體。參考電流 '、 產生一多考電流，IREFP ,其建立—參考電壓，V ，

於P一通道電晶體1〇〇2之上。 REFP 1〇〇二=:晶體1001之通道寬度為通道電晶體 、甬、酋嘗"w、通道長度相$。然1^，P—通道電晶體1 0 02之 H寬度為Wp的„!倍，其中111為一乘法常數。 之汲極係連接於另-參考電流，〇5，其產生一參考電2流 【REm。電晶體1 0 0 2之源極係連接於節點Vp。須指出，v 連接於P-通道電晶體1〇03之汲極以及閘^ /電^曰體以。之 源極係連接以接收來自電荷泵浦8〇2之正增升電壓心⑶。如 果參考電流IREFP及IREFP1相等，且電晶體1〇〇2之通道寬度 與電晶體1001同亦即，1 = 1 )，則節點Vp會維持在"1 等於該vdd供給電壓之電壓。在這些條件下，正增升電壓v CCB會是高於該Vdd供給電壓，其差為一電壓其大於？—通道電 晶體1 0 03之定限電壓Vtp的絕對值。 ％ 在本實施形態中’參考電流irefp係設為大約等於參考 電流Irefpi，且乘法常數Π1係設為四。因為電晶體丨〇 〇 2之通 道長度係四倍長於電晶體1001之通道長度，電晶體1〇〇2之 源極至閘極電壓係小於電晶體1 〇 〇丨之源極至閘極電壓。其 結果’節點Vp上之電壓小於該vdd供給電壓。例如，假使參' 考電流IrEFP以及IREFP1均设為等於約5 〇微安培’則節點v上 之電壓會是約0 · 2伏特低於該Vdd供給電壓。電晶體^〇〇3

499739 五、發明說明（39) 之通道寬度係選為相對地大（例如，在5〇微米之詳 以使電晶體1 003之源極至閘極電壓大約等於電晶體j ’ 定限電壓（例如，〇 5伏转1。j： έ士專 y ^ ^ ^ · 3仇特）。其結果，VCCB電壓維持於 一電壓，其係约〇· 3伏特大於該vdd供給電壓。因此、 電壓係高於該Vdd供給電壓，而其差小於一個定限電g 在另一實施形態中，P一通道電晶體1〇〇3可予 使該VCCB電壓直接供給於節點Vp。然而，在此_實施带熊 中，電晶體1 002之通道寬度須選為小於電晶體1〇〇1之^ = 寬度Wp。亦即，該乘法常數m須選為小於一，以使電晶體 ‘1 002之源極至閘極電壓高出電晶體1〇〇1之源極至閘極 約〇· 3伏特（或另一低於該^通道定限電壓之電壓）。 、第十一圖係一根據本發明之一實施形態的VBBS電荷泵 浦控制電路11 〇 〇之不意圖。丨防電荷泵浦控制電路11⑽係 用以取代電荷泵浦控制電路8〇3 (第九圖A )，藉此建立 — VBBS#參考電壓產生電路，其能產生該所欲之電壓。v BBS電荷泵浦控制電路1 1 〇 〇包含，n—通道電晶體丨1 〇丨及 1102，p-通道電晶體11〇3以及參考電流源丨丨“及丨丨“。^ 通道電晶體11 〇 1之源極係連接以接收該&供給電壓。電晶 體11 οι之汲極以及閘極係共通連接於參考電流源11〇4。如 ，，電晶體11 οι即連接如一二極體。參考電流源11〇4係連 接於該Vdd供給電壓與n-通道電晶體11〇1之共通連接的汲極 !!及閘間。參考電流源11 04於n—通道電晶體11 01提供 一參考電流IREFN1。該參考電流Ire削於n—通道電晶體11〇2之 閘極上建立一參考電壓，VREFN 0

第44頁 499739 五、發明說明（40) η-通道電晶體11 01有一通道寬度η。n_通道電晶體 1101及1102有相同之通道長度。然而，n_ 有-通道寬度η倍於Wn ’其中„係一乘法常數^1102 1 1 0 2之汲極係連接於另一參考電流源丨丨〇 5，其產生一參考 電流1四〇。電晶體1102之源極係連接於節點％^節點¥ 接於P-通道電晶體11 03之源極。電晶體11〇3之汲極以"及閘 極係共通連接以接收該負增升電壓Vbbs。如果參考電流‘μ 及IREFN1相等，電晶體1102有一相同於電晶體11〇1之通道寬 度（亦即，η = 1)，則節點％會保持於一等於該&供給電 壓之電壓。在這些條件下，該負增升電壓VBBS會被調整於 一大約一定限電壓（VtP ) ·低於該Vss供給電壓之電壓。 七在本實施形態中，參考電流Irefn係設為大約等於參考 電狀1REFN1 ’且該乘法常數n係設為四。因為電晶體丨1 〇 2之 通道寬度係四倍於電晶體11〇1之通道寬度，電晶體11〇2之 源極至閘極電壓係低於電晶體丨丨〇丨之源極至閘極電壓。其 結果，節點vN之電位高於該Vss供給電壓。例如，如果參考 電流IREFN及IREPN1均設為等於約50微安培，則節點％上之電 壓會是約0 · 2伏特大於該Vss供給電壓。電晶體11〇3之通 道寬度係選為相對地大（例如，在50微米之譜）以使電 ’曰體11 03之源極至閘極電壓大約等於電晶體11 03之定限電 壓（例如’ 0 · 5伏特）。其結果，該VEBS電壓係維持於一 約〇· ^伏特低於該Vss供給電壓之電壓。因此該VBBS電壓係 低於该Vss供給電壓，其差小於一定限電壓。 在另一實施形態中，p-通道電晶體11 03可予免除，以

第45頁 499739 五、發明說明（41) 使該VBBS電壓直接供給於節點\。然而，在本實施形態中， 電晶體11 02之通道寬度須選為小於電晶體21〇1之通道寬度 。亦即，該乘法常數n須選為小於一，以使電晶體11〇2又 之源極至閘極電壓大於電晶體丨丨〇丨之源極至閘極電壓，其 差約為0· 3伏特（或另一低於p_通道定限電壓之電壓）。 一般而言’電晶體定限電壓Vt傾向於隨溫度上升而下降。 為彌補此一溫度效應，參考電流源丨〇 〇 4以及丨丨〇 4係建構成 參考電流IREFP以及IREFN1具有負的溫度係數（亦即，參考電 流Irefp以及〖REFN1隨溫度上升而下降）。 第十二圖係根據本發明之一實施形態的參考電流源 1 004之示意圖。參考電流源1004包含p-通道電晶體1201及 1 202，電阻器1 20 3以及η-通道電晶體1 204至1 206。電阻器 1 203係連接於該Vdd電壓供給源與電晶體12〇1的閘極之間， 藉此設定電晶體1 2 0 1的偏壓。通過電阻器1 2 〇 3之電流IR係 等於電晶體1 2 0 1之定限電壓Vtp除以電阻器1 2 〇 3之電阻。因 此該電流IR係與定限電壓Vtp直接相關。電流iR流經p —通道 電晶體1 202以及η-通道電晶體1 205。 電晶體1 2 0 2之閘極以及源極各連接於電晶體1 2 〇 1的汲 極以及閘極。電晶體1 2 0 2之閘極的電壓係位移於電晶體 1 202之汲極。η-通道電晶體1 204至1 206各有一耦合於該vss 電壓供給源之源極終端，及一耦合於電晶體1 2 〇 2之汲極的 閘極終端，藉此形成一電流反射電路。電流Ir藉此位移至 電晶體1 206。其結果，通過η-通道電晶體1 206之電流（ 亦即’ Irefp )與Ρ-通道電晶體1201的定限電壓Vtp直接相

499739 ___ 案號90111195 年月日 絛正 _ 五、發明說明（42) 關。 參考電流源1 〇 0 4提供溫度彌補如下。 當溫度上升時，電晶體1 0 0 2及1 0 0 3 (第十圖）之定 限電壓vtp降低，藉此導致該VCCB電壓下降。然而，當溫度 上升時，電晶體1201 (第十二圖）的定限電壓降低。 回應於此，電流IR降低，藉此IREFP電流降低。其結^，p 一 通道電晶體1 0 0 1 (第十圖）之閘極至源極電壓下降，夢 此升高VREFP電壓。已升高之VREFP電壓，轉而導致電壓v升曰 高，藉此升高該VCCB電壓。電晶體1 0 0 2及1 0 0 3之定限P電壓 Vtp的溫度效應，藉此由該IREFp電流之負溫度係數部分彌 補。以此方式，參考電流源1 004對VCCB泵浦控制電路1〇〇〇 提供溫度彌補。 第十三圖係根據本發明之一實施形態的參考電流源 11 0 4之示意圖。因為參考電流源11 〇 4係類似於參考電流源 1004 (弟十二圖）’在第十二圖及第十三圖中之類似元 件係標以類似之參考號碼。如此，參考電流源丨丨〇 4包含p_ 通道電晶體1201及1 202，電阻器1 2 03，以及η-通道電晶體 12 04及1 20 5。此外，參考電流源11 〇4包含有一其閘極輕合 於電晶體1201之閘極的ρ-通道電晶體1301，以及一耗合以 接收該Vdd供給電壓之源極。 參考電流源11 0 4提供溫度彌補如下。 當溫度上升時，電晶體1102及1103 (第十一圖）之 定限電壓\降低，藉此導致該VBBS電壓升高。然而，岑、、w声 上升時，ρ-通道電晶體1201的定限電壓Vtp降低。其結果，

第47頁 499739 五、發明說明（43) --*---- 電流iR降低。因為電晶體1201及13〇1係耦合以形成一電流 反射電路，電流IR之降低，導致電流Ir刪降低。該電流厂 REFN1之降低，轉而導致電壓心㈣（第十一圖）下降。電壓 VREFN之降低導致電壓\降低，其轉而導致該\以電壓下降。 以此方式，參考電流源泵浦控制電路1100 溫度彌補。

一若該IREFP1電流與溫度無關，則參考電流源丨〇〇4 (第 十一圖）主要彌補電晶體1 Q Q 2之溫度效應，而藉此電晶 體1^03之溫度效應大部分未獲彌補。類似地，如果該Irefn 電流與溫度無關，則參考電流源1 1 04 (第十三圖）主要 彌補電晶體11 0 2之溫度效應，而電晶體11 0 3之溫度效應大 部分依然未獲彌補。為彌補未獲彌補之電晶體丨〇〇3及丨丨〇3 之溫度效應，參考電流源1〇〇5及丨丨〇5係建構為使參考電流 Lfpi及IREFN具有正溫度係數（亦即，參考電流Ικ_及“^ 隨溫度升南而變大）。

第十四圖係根據本發明之一實施形態的參考電流源 1 0 0 5之示意圖。參考電流源1〇〇5包含p-通道電晶體14〇1至 1 403 ’ η-通道電晶體1411至1414，pNp雙極電晶體1421及 1 422以及電阻器1431。電晶體1401 ，1411，及1421係串聯 於該Vdd與¥%電壓供給源之間。電晶體14〇3係與並聯之電晶 體141 3及1414串聯於該Vdd及Vss電壓供給源之間。P-通道電 晶體1401至1 403係配置以形成一電流反射電路，以使相同 之電流流經所有之此三電晶體丨4〇1至1403。電晶體1 422之 射極係選為m倍大於電晶體1 4 21之射極，其中m係乘法常

第48頁 499739 五、發明說明（44) 數。在所敘述之實施形態中，該乘法常數m等於4。乘法常 數m及電阻器1 4 31之電阻器值係選擇為可使所得電流iREppi 大約等於IREFP。電晶體1 411及1 41 2的源極之電壓係由道電 晶體1401及1402 ’以及1411及1421維持在相同之電壓。其 結果’跨越電晶體1421之電壓等於跨越電晶體1431及電晶 體1 422之電壓。 參考電流源1005之操作已見詳載於參考文獻，諸如， "AnalysisAnd Design ofAnalog IntegratedCircuits"， Ρ· R· Gray及R.G· Meyer,第330至333頁，其在此引用做

為參考。通過電阻器1431之電流IR等於vT/RLn ( m )。VT

=k T/q，其中k係等於波茲曼常數，τ係等於絕對溫度，T 而q等於電子電荷。因此通過電阻器1431之電流係與溫度 直接相關。通過電阻器1431之電流Ir係位移以產生通過電 晶體1 403以及1413及1414。其結果，該lREm電流與溫度直 接相關:=此」當溫度上升時，該U阳電流增大。已增大 = IREm電流升高第十圖中之閘極至源極電壓，藉此抵銷隨 溫度上升而發生之電晶體1〇〇3的定限電壓^之降低。如上 述j電晶體1〇〇3的定限電壓vtp之降低，傾向於降低該 電壓:然而，已増大之IREm電流傾向於升高VCCB電壓。其淨 果係在整個操作溫度範圍内之該VCCB電壓維持相對固 定。 第t f圖係根據本發明之一實施形態的參考電流源 11 05之不意圖。參考電流源11 05包含P-通道電晶體140丨及 1 402以及1501 ’η—通道電晶體1411及1412，PNP雙極電丨曰曰f

第49頁 499739 五、發明說明（45) 體1421及1422以及電阻器1431。電晶體14〇1及14〇2，ΐ4ΐι 及1412，1421及1 422以及電阻器1 432，係以如上為第十四 圖所敘述之方式連接。此外，電晶體15〇1之閘極係共通連 接於電晶體1401及1 402之閘極。如上述，通過電阻赛1431 之電流IR係與溫度直接相關。如此，隨溫度上升，通過電

,之道電/lR增大。此一增大之電流位移至電晶體 15?，導致一增大之‘電流。該增大之！咖電流增大 圖中電s曰體11 0 2及11 〇 3的閘極至源極電壓，藉此抵 銷第十一圖中電晶體11 〇3的定限電壓k之降低。如上述， 電晶體110 3的定限電壓Vtp之降低傾向於增大該'Μ電壓。 然而，該增大之IREFN電流傾向於降低該電壓。其結果 係，在參考電流電路11 04之操作溫度範圍内，該 維持相對固定。 BBS 、第十六圖係說明根據本發明之另一實施形態的參考電 流電路1 600之不意圖。參考電流電路16〇〇結合參 路1004及11 04於一單一電路，藉此降低所得電路所需之 局，=。第十二，十三以及十六圖中之類似元件係標以類 似參考號碼。參考電流電路1 60 0係以 路 1 004以及1104之方式操作。 可屯机電路 第十七圖係說明根據本發明之另一實施形態的參 流電路1 700之不意圖。參考電流電路17〇〇結合參考产 路1 00 5及1105於一單一電路，藉此降低所得電路所需: 。第十四’十五以及十七圖中之類似元件係標以類 似參考號碼。參考電流電路1 700係以相同於參考電流電路

第50頁 499739

1005以及1105之方式操作。 記憶體胞 。在另一實 製。在如此 用於低狀 上述較佳實施形態係利用PMOS電晶體作為 元。其P-通道電晶體係產製於p-基板之n—井中 施形態中，記憶體胞元可以利用NMOS電晶體產 之實施形態中，其字元線可啟動於高狀態而停 態0 第十八圖係說明，可用以驅動由NM〇s電晶體 ^ 憶體胞元的，字元線驅動器電路1 6 00及一耦入電#之記 1 80 0之示意圖。字元線驅動器電路16〇〇包含ep〜通°、曾'上 晶體501以及η-通道下拉電晶體5〇3，其已連同〜"Τ 電 器500 (第五圖）敛述如上。字元線驅動器電^動 其餘部分係一字元線驅動器500之互逆電路。兮互、、， 係得自以NMOS電晶體取代PMOS電晶體，以PM〇l f = 5 代NMOS電晶體，以連接於該vss電壓供給源取代連接Μ 電壓供給源，並且以連接於該vdd電壓供給源取 =二 vss電壓供給源。如此，除上拉以及下拉電晶體5 外，字元線驅動器電路1 600包含n—通道電晶體丨 2 道電晶體1 602及1 603以及列位址解碼器161〇。 p通 字元線驅動器50 0之η-通道下拉電晶體5〇3 合於該VBBS電壓產生器900。在此一實施形態中，談 產生器提供一約-0· 3伏特低於該供給電壓之v BB^ ^ 字元線驅動器500之P-通道上拉電晶體5〇1，係合以° BBC耦合電路1 80 0接收一 VBBC電壓。列位址解瑪器16& 制信號X i #以及Xj，其係列位址解碼器51〇 (第五圖’、）工

499739 五、發明說明（47) " " ---- 所提供之控制信號Xi以及Xi#之逆信號。 VBBC麵合電路18 00係第七圖之耦合電路7〇〇的互逆電 路如此’ Vbbc耦合電路1800包含η -通道電晶體1801至 18〇3 ’ρ-通道電晶體18〇4，以及反向器，如所 說明。 在啟動字元線303之前，該X i#信號為高而該\信號 :、、、低。在這些條件下，電晶體丨6〇2開機，藉此施加該L供 給電壓於電晶體501及503之閘極。其結果，下拉電晶體 5〇3開機，藉此提供該Vbbs電壓於字元線3〇3。亦在這些條 件下，反向器1 8 11至1 8 1 4之鍊提供一邏輯低信號於節點 ^’藉此使口-通道電晶體18〇4開機。其結果，該7^(：供給 線維持於該Vdd供給電壓。並且，在啟動字元線303之前， 電晶體1 8 0 2之定限下洩漏拉動節點n 2至大於一定限電壓 (vt )低於該vCCB之電壓，藉此防止電晶體1801之開機。 _ 該X i #信號係驅動於低，然後該Xj信號係驅動於 兩’以啟動字元線303。在這些條件下，上拉電晶體5〇ι開 機，藉此將字元線303耦合於該Vbbc電壓耦合電路18〇〇。隨 即於電晶體501開機之後，Xj信號之高狀態，通過反向器 1 811至1 8 1 4之鍊傳播，並尚未抵達節點N丨。在此一時間當 中，P-通道電晶體1 804維持開機，與該供給線耦合以 接收該vdd供給電壓。亦在此一時間當中，節點N1之低狀態 拉動電容器麵合之電晶體1 803至一低狀態。電晶體1 802係 連接作為一 MOS二極體，其閘極以及汲極連接於Vccb供給 線。因此電晶體1 8 0 2限制節點n 2之電壓於不超過一定限電 499739

壓（vt )低於該vCCB電遷，或於一電位大約等於 電壓。之後’ €容ϋ18()3初始充電至—電壓約等於 給電壓（亦即’跨越電晶體1 803之電壓大約等於^ )dd。、 當Xj信號之南狀態抵達節點N1時，電晶體丨8 〇 4關機， 藉此將VBBC電壓供給線自Vdd電壓供給終端解輕合。在節點 N1之高電壓亦導致電容器1803將節點N2上拉至一等於2 v 之電壓。在節點N2之該2Vdd電壓，使η-通道電晶體丨8〇1dd開 機，藉此將該VCCB電壓供給線耦合於該VBBC電壓供給線。

雖然本發明以關聯於若干實施形態作說明，應予瞭解 本發明並非僅限於所揭示之實施形態，而係可作習知相關 技術者所能顯而易見之種種修正。如此，本發明應僅受限 於以下之申請專利範圍。

第53頁 499739 圖式簡單說明 1 : p-通道MOS存取電晶體 2 : P-通道MOS電晶體 3、3 0 3 :字元線 5、3 0 5 :位元線 8 : p-型基板 9 ： 閘極終端 11 :閘極 14 :η -井區域 17 :沒極終端 18 :源極終端 19、4 1 3、4 1 7 ··汲極 21 : η-型接點區域 32 :電容器 40、 100、300、400 : DRAM 胞元 41、 304 : P-型單晶矽基板 42、 304 ·· η-井 44 : Ρ-型源極區域 45、314 :場氧化物（FOX ) 4 6 :閘極氧化物 4 7、41 2 :多晶矽閘極電極 47、412、303、432A 字元線 4 8、4 0 2 :氮化矽 48A〜48C :氮化矽區域 4 9 :氧化石夕

第54頁 499739 圖式簡單說明 50、53、406、409、432 :多晶石夕層 51 :多晶碎冠 5 1A :基極區域 51B :垂直壁 52 :氧化物-氮化物-氧化物（ΟΝΟ )結構 54、41 0、430 ·•光阻遮罩 5 5 : Ρ +汲極區域 56Α〜56C:自行對準矽化物區域 5 Υ、3 1 3 :板極 6 0、4 0 4 :開口 2 0 0 :字元線控制電路 2 0 1、1 6 0 0 :字元線驅動器電路 2 0 2 :字元線增升產生器 21 卜 217 >501 ^ 502 〜7(Π 〜703 〜911 〜10 01 〜1003 〜1103 〜 1201、1202、1301、140卜 1403、1501、1602、1603、 1 804 : ρ-通道電晶體 22卜229、711〜714、181 卜1814 :反向 ϋ 231 、 232 : NAND 閘極 241L : NOR 閘極 301 : ρ-通道存取電晶體 302 :p-通道儲存電晶體、電容器 3 0 7、3 0 8 :薄層閘極介電層 3 0 8 A :厚層閘極氧化物層 312 : ρ-型連接區域

第55頁 499739 圖式簡單說明 3 2 5、4 1 5、41 6 :侧壁間隔物 4 0 1 :薄氧化物層 4 0 3 :光阻劑層 405 :空洞 4 0 6 A :冠狀電極 4 0 6L :下基極部分 406S ··侧壁 406U :上基極部分 407 : p-型接點區域

408 :電容器介電層 4 0 9 A :板狀電極 4 11、4 31 :閘極介電層 41 4、4 1 8 :源極 419 :介電層 420 :遮罩 4 21 :耐高溫金屬層 422、423 ·•金屬矽化物區域 4 3 0 :接點

432A :閘極電極 4 3 2 B :電容器板狀電極 5 0 0 :字元線驅動器 503〜505 、704 > 921 、1101 ^ 1102 、1204〜1206 、 1411 〜1414、1601、1801 〜1 80 3 : η-通道電晶體 5 1 0、1 61 0 :列位址解碼器

第56頁 499739 圖式簡單說明 600 :字元線驅動器系統 7 0 0 : VSSB耦合電路 8 0 0 : ναΒ電壓產生器 8 0 1 :環式振蘯器 802 :電荷泵浦 803 :泵浦控制器 9 0 0 : VBBS電壓產生器 901、902 :電荷泵浦控制電路 912、922、1 004、1 0 0 5、1104、1 1 05 :參考電流源 1 0 0 0 : VeeB電荷泵浦控制電路 1 1 0 0 : VBBS電荷泵浦控制電路 1203 、 1431 :電阻器 1421、1422 : PNP雙極電晶體 1 6 0 0、1 7 0 0 :參考電流電路 1 8 0 0 ·· V露耦合電路

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Claims (1)

1. 499739 六、申請專利範圍 1 · 一種形成具有一存取電晶體以及一電容器結構之DRAM胞 元的方法，該方法包括以下步驟： 形成一場介電質於具有第一傳導類型之半導體基板，該 場介電質延伸至該半導體基板之一上表面以下； 形成一空洞於該場介電質，其中該空洞延伸至該上表面 以下並使該半導體基板之第一部分外露； 形成該電容器結構於該空洞，以使該電容器結構至少部 分凹陷於該上表面以下；及 形成該存取電晶體之一閘極電極。 2·如申請專利範圍第1項之方法，其中形成該電容器結構 之步驟更包括以下步驟： 沈積一第一多晶矽層於該空洞内，藉此使該第一多晶矽 層至少部分接觸該半導體基板之該第一部分，藉此，於該 半導體基板之該第一部分，形成一具有與第一傳導類型相 反的第二傳導類型之接點區域； 移除該第一多晶石夕層之一 晶石夕層之餘留部分於該空洞 沈積一電容器介電層於該 沈積一第一多晶砍層於該 將該第一多晶碎層圖樣化 該電容器結構。 最頂上部分，藉此使該第一多 内形成一冠狀電極； 冠狀電極之上； 電容器介電層之上；及以升^成一板狀電極，藉此形成 3.如申請專利範圍第2項之方法，其中更包括以下步驟： 形成一閘極介電層於該半導體基板的該上 電極以及該冠狀電極之上； ^板狀

   499739

   形成該閘極電極於該閘極介電 於該半導體基板並與該閘極電 極區域’而該源極區域具有該第 區域相連續。 層之上；及 汲 點 極對齊，形成源極以及 二傳導類型，並與該接 4. 上 如申請專利範圍第3項之方法’其中更包括以. 形成一金屬矽化物區域於該閘極電極上；及 邱· 避免金屬矽化物之形成於該存取電晶體的該源極區域之 5·如申請專利範圍第4項之方法，其中更包括避 化物之形成於該冠狀電極之上的步驟。 夕 6 ·如申請專利範圍第4 Ji夕士、、土 & w u、 項方法，其中更包括避免金屬石夕 化物之形成於該板狀電極之上的步驟。 =申請專利範圍第2項之方法，其中該第一多晶石夕層之 該最頂上部分係利用化學機械研磨（CMP )移除。 8括氡如f匕申石A專犯圍第2項之方法，其中該電容器介電層包 括虱化矽以及氧化石夕。 曰包 其中更包括以下步驟： 第一組之熱週期；及之 9·如申請專利範圍第3項之方法， 於形成該電容器結構當中，執行_ 後的 二成二存直取上晶體當中，執行-第二組之熱週期。 #可比^ + 圍第9項之方法，其中該第二組之熱週期 係叮一比擬於或低於該第一組之熱週期。 I! - ΛΑ種成具有一存取電晶體以及一電容器結構之DRAM 胞兀的方法，該方法包括以下步驟：

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   全面沈積一氮化石夕層； 形成一遮罩於该魅狀電極之上的該氮化砍層上； 通過該遮罩餘刻，藉此將該氮化秒層圖樣化，以形成該 龟谷器介電層於該冠狀電極之上，並使該半導體基板之一 第二部分外露；及

   使該半導體基板之該外露的第二部分熱氧化，以形成該 閘極介電層。 1 3·如申請專利範圍第1丨項之方法，其中形成該冠狀電極 之步驟更包括以下步驟·· 沈積一第一多晶矽層於該空洞内，藉此該第一多晶矽層

   第60頁 499739 、申請專利範圍 至少部分接觸該半導體基板之該第一部份，藉此於該半導 體基板之该第一部份，形成一具有相反於該第一傳導類型 之第二傳導類型的接點區域； 移除該第一多晶石夕層之一最頂上部分，藉此該第一多晶 石夕層之餘留部分，形成該冠狀電極於該空洞内。 1 4·如申請專利範圍第丨3項之方法，其中更包括，於該半 導體基板與該閘極電極對齊，形成源極以汲極及區域，該 源極區域具有該第二傳導類型，並與該接點區域相連續。 1 5 ·如申睛專利範圍第丨4項之方法，其中更包括以下步 驟： 形成一金屬矽化物區域於該閘極電極上；及 避免金屬石夕化物之形成於該存取電晶體的該源極區域之 上 其中更包括避免金屬 其中更包括避免金屬 其中該第一多晶矽層 1 6·如申請專利範圍第1 5項之方法 石夕化物之形成於該冠狀電極之步驟 1 7·如申請專利範圍第1 5項之方法 石夕化物之形成於該板狀電極之步驟 1 8二如申請專利範圍第u項之方法a…一夕^ 之該f頂上部分係利用化學機械研磨（CMP )移除E。 19· 一種形成動態隨機存取記憶體 ram ) 法，包括： iI万 一+一 ☆邏輯方法之一薄層閘極氧化物層產製該DRAM胞 70之一谇取電晶體；及 利用厚層閘極氧化物層產製該DRAM胞元之一儲存電

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   2:如申請專利範圍第19項之方法，其中該厚層間極氧化 物層，係至少大約20%厚於該薄層閘極氧化物層。 21.如申請專利範圍第19項之方法，其中更包^於一至少 部分凹陷之區域，產製該⑽…胞元的該儲存電晶體之步 取記憶體（DRAM 22. —種以一邏輯方法產製之動態隨機存 )胞元’该DRAM胞元包括： 閘極氧化物層的存取電晶 一具有該邏輯方法之一薄層 體；及 一耦合於該存取電晶體之儲存電晶體，而該儲存電晶體 具有一厚層閘極氧化物層。 23·如申請專利範圍第22項之DRAM胞元，其中該 氧化物層係至少大約20%厚於該薄層閘極氧化物層。S =如申請專利範圍第22項之DRAM胞元，其中該曰儲存電晶 係至少部分位於一基板之一凹陷區域。 25· 一種動態隨機存取記憶體（DRAM )胞元，包括： 一具有第一傳導類型之半導體基板； 至二位於該半導體基板之場介電f區域，該場介電質延伸 中㈠亥半導體基板之-上表面以τ，並具有—空洞位於A ，该空洞延伸至於該上表面以下，並於該空洞之一壁 胥〜該半導體基板之第一部份外露； 2 之ϋ立於該空洞之冠狀電極，該冠狀電極有一位於該空洞 -部的基極區域’以及位於沿該空洞之該侧壁的侧壁區

   第62頁 499739 六、申請專利範圍 域’：：冠狀電極接觸該半導體基板之該第 一具有與該第一傳導類一 . 口P伤’ 域，位於哕丰導舻、 第二傳導類型的接點區 找位於射導體基板之該第一部份 該冠狀電極； 卫权仏電連接至 一電容器介電層，位於該冠狀電極之上； 一位於該電容器介電層之上的板’ 極係實質上位於該空洞之内；反狀電極，其中該板狀電 -閘極介電層’位於該半導體基板的該上表面之上； 一形成於該閘極介電層之上的閘極電極；及 位於該半導體基板並與該閘極電極對齊的，該第_傳導 該接點區域相連Γ 極其中該源極區域係與 搞如^申_明專利範圍第25項之DRAM胞元，其中該閘極電 ’该冠狀電極以及該板狀電極包括多晶矽。 复厘痒申:專利範圍第26項之DRAM胞元，其中該閘極電極 =又係至少二倍厚於該冠狀電極之厚度或該板狀電極之 厚度。 2 8 κ 1 ^ 之 明專利範圍第27項之DRAM胞元，其中該冠狀電極 齐旱度在20至40奈米之範圍，該板狀電極之厚度在30至50 =米之範圍’而該閘極電極之厚度在1〇〇至25〇奈米之範 1¾ 〇 2 g •如申請專利範圍第25項之DRAM胞元，其中更包括位於 μ閑極電極以及該汲極區域之金屬矽化物。 Ο A •如申睛專利範圍第29項之DR AM胞元，其中該源極區域

   第63頁 499739 六、申請專利範圍 實質上不含金屬矽化物 31.如申請專利範圍第29項之DRAM胞元， 以及該板狀電極實質上不含金屬石夕化物。 对狀電極 壓一而種^^體系統，其回應一正供給電®及一接地供給 也Μ而^作’該記憶體系統包括： )胞元，具有一存取電 其中該字元線係被啟動 一動隨機存取記憶體（DRAm 晶體以及一電容器結構； 一字元線，耦合於該閘極電極， 以存取該DRAM胞元； 一字元線驅動器，耦合於該 一正增升電壓產生器， 、”， 於該正供給電壓作小於哕2彳'、一正增升電壓，其係大 降，且該正增升電i = 壓加上-二極體電壓 a如申請專利範圍第32項\=合體於；7元器。 驅動器包括一耦合於該字 w體系、4，其中該子兀線 的P-通道電晶體，以及 2，、該正增升電壓產生器之間 體。 體以及合於該字元線U-通道電晶 34·如申請專利範圍第33項之 負增升電壓產生器，用以提二、、洗’，、中更0括-^ m ^ ^ ^ 誕仏一低於該接地供給電壓之負 器。私 電壓產生器係耦合於該字元線驅動 3雷5.二申Λ專Λ範圍第32項之記憶體系統，其中該負增升 電壓低於該接地供給電壓，复 體電壓降之絕對值。 纟差係一電壓，其小於一二極

   第64頁 499739 六、申請專利範圍 3 6.如申請專利範圍第34項之記憶體系統，其中更包括一 耦合電路，耦合於該字元線驅動器與該負增升電壓產生器 之間，該耦合電路係配置以在該字元線先予啟動時提供該 接地供給電壓於該字元線驅動器，該耦合電路更係配置以 在該字元線之電壓落至該正供給電壓以下時，提供該負增 升電壓於該字元線驅動器。 37.如申請專利範圍第36項之記憶體系統，其中該耦合電 路包括： 一耦合於該字元線驅動器與一提供該接地供給電壓的終 端之間的第一電晶體； 一耦合於該字元線驅動器與該負增升電壓產生器之間的 第二電晶體； 一耦合於該第一電晶體之一閘極的延遲鍊。 3 8.如申請專利範圍第37項之記憶體系統，其中更包括： 一耦合於該延遲鍊與該第二電晶體的一閘極之間的電容 器；及 一耦合於該第二電晶體的一閘極與該負增升電壓產生器 之間的二極體元件。 3 9.如申請專利範圍第34項之記憶體系統，其中更包括一 耦合電路，耦合於該η -通道電晶體與該負增升電壓產生 器之間，該耦合電路係配置以在該字元線被啟動時，耦合 該負增升電壓產生器於該η-通道電晶體，且該耦合電路係 配置以在該字元線不被啟動時，提供該接地供給電壓於該 η-通道電晶體。

   499739 、 申請專利範圍 40· —種記憶體系統，其回應一正供給電壓及一接地供給 電壓而操作，該記憶體系統包括： ，具有一存取電 一動態隨機存取記憶體（DRAM )胞元 晶體以及一電容器結構； 一字元線驅動器，耦合於該DRAM胞元，复由兮a 一 A 丹甲该子7G線係 經啟動以存取該DRAM胞元； 一字元線驅動器，耦合於該字元線； 一負增升電壓產生器’用以提供一負增升電壓，其係低 於該接地供給電壓，其差係一電壓而小於__技遍I广_ 一極體電壓降 t絕對值，其中該負增升電壓產生器係輕合於該 動器。 4 1 ·如申請專利範圍第40項之記憶體系統，复 一 T該子元線 驅動器包括一耦合於該字元線與該負增升電爆 尖y®· 器之間 的η-通道電晶體，以及一耦合於該字元線之 ^ ΚΡ—通道電晶 體。 42·如申請專利範圍第41項之記憶體系統，复由击—t /、I更包括一 正增升電壓產生器’用以提供一大於該正供給電壓之正辦 升電壓，且該正增升電壓產生器係_合於談车- ^ 曰 W X于兀*驅會7 器。 43·如申請專利範圍第42項之記憶體系統，其中該正增 電壓大於該正供給電壓’其差小於一二極體電壓降。 44·如申請專利範圍第42項之記憶體系統，其中更包括— 耦合於該p-通道電晶體與該正增升電壓產生器之間的輕入 電路，該耦合電路係配置以在該字元線被啟動時耗合該i

   499l739 9t. 6,. 1年/:: …匕秦號90111195 月 曰 修正 六 、申請專利範圍增升電壓產生器於該P-通道電晶體，且該耦合電路係配置以在該字元線不被啟動時提供該正供給電壓於該p_通 β體Λ 曰曰 4 5.如申请專利乾圍第42項之記憶體系統，其中更包括— 辆合於該字元線驅動器與該正增升電壓產生器之間的•馬合 電路扯合電路係配置以在該字元線Μ啟動時提供 邊正i、、.*e弘壓，且該耦合電 古—一 ’、 電壓上升超過該接地供给電汽_ '^子凡Λ上之 元線驅動器。 ^以提供該正供給電壓於該字 4 6 ·如申請專利範圍第4 5頊^ .,. 、之§己憶體系統，其中該耦合電 路包枯· ％ 一耦合於該字元線驅動, 之間的第~電晶體；η與一提供該正供給電歷的终端 第：ΐ 遠：兀線驅動器與該正增升電壓產生器之間的 47一如耦申合第一電晶體之1極的延遲鍊。 4 7 ·如甲凊專利筋圚第4 β j苜+。 一叙人认# 記憶體系統，其中更包括： 哭；及° ;〜延遲鍊與该第二電晶體的-閘極之間的電容 之門：：：：第一電晶體之該閘極與該正增升電壓產生界 之間的一極體元件。 - 48·二系統，包括： 之以二己；體組，各記憶體組具有多數之組織於列與行 之動…<存取記憶體（DRAM)胞元，其中各記憶體：

   第67頁 499739 六、申請專利範圍 具有少於或等於64列之DRAM胞元； 多數之字元線，其中各字元線係耦合於該記憶體組之一的 對應列之DRAM胞元； 多數之字元線驅動器，其中各字元線驅動器係耦合於一 對應之字元線。 4 9.如申請專利範圍第48項之記憶體系統，其中各記憶體 組具有少於或等於32列之DRAM胞元。

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