TW498528B - Manufacturing method for integrating copper damascene process and MIM crown-type capacitor process - Google Patents
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498528 、發明說明(1) 發明領域: 〜本發明是關於一種冠狀電容之形成方法,特別是整合 銅鎮嵌製程以形成冠狀電容之方法。 發明背景: 為了追求更快的運作速率以及更大的集積密度,積體 ^ 之研九單位及製造業者無不竭盡心力地設計及製造關 ,尺寸(Critlca 1 Dimension; CD)更小的元件。根據實驗 ㉙不’、當積體電路的製程進入〇 · 1 3微米甚至〇 . 1 3微米以下 的$術領域之後,影響元件運作速率的關鍵因素已從閘極 勺見度轉換至金屬内連線(metai interc〇nnecti〇n)的電 阻一電容遲滯(RC delay)效應。 因導線的介層阻抗與其載面積成反比,隨著積體電路 之集積密度的提高,金屬内連線的線寬和厚度都隨之縮 小,因此其介層阻抗便隨之提高;尤有甚者,隨著積體電 路之集積密度的提高,亦使金屬内連線的線距隨之縮小, 因而造成導線之間的耦合電容升高。因此當積體電路的製 程進入深次微米領域之後,金屬内連線的電阻—電容遲滯 大幅提高,也因此影響積體電路的運算速率和存取速率。 為了提南積體電路的集積密度,在線寬和線距都不宜提言 的條件之下,更換金屬内連線,以及將内連線間介電層= 用低介電常數(1 〇w K)之介電層以使寄生電容降低,以提 问速度。已成目前半導體業共同追求的目標。
498528 五、發明說明(2) 因此目前内連線使用銅製程代替鋁製程已成為一種趨 勢。這是源自於銅金屬本身在電性物性上所具有的種種先 天優勢像是(1 )低電阻特性,其阻值為1. 7 Ω -cm,鋁金 層為2 · 7 Ώ - c m ( 2 )良好的抗電子遷移性 (anti-electromigration),比鋁高四個數量級(3)良好 的抗應力所致之空洞形成性質(ant i-stress induced v o i d f o r m a t i ο η )專’可賦予元件較佳的特性如速度較 快,可降低cross talk,及具有較小的RC時間常數。 例如I BM在1 9 9 7年的宣告,已說明銅製程時代的到來。銅 製程除了可以降低阻值,而加強速度外,對於電遷移的問 題,銅導線已有研究報告證實小於鋁導線。 在銅製程的技術中,因銅金屬無法如同鋁合金一般用 氣氣進行#刻’因此業界發展出一種鑲嵌溝渠(d a m a s c e n e t r e n c h )的製程方法。鑲嵌溝渠的製程技術可參考 Motorola公司Boeck; Bruce Allen等人在美國專利第 5880018 號所揭絡之 Method for manufacturing a low dielectric constant inter-level integrated circuit structure1 丨 。 由上可知’為符合各類元件例如混合訊號元件製程至 0. 1 3微米及小於〇 · 1 3微米以下之需要,銅鑲嵌製程為技術 之趨勢。因此當進行MIM(金屬層/介電層/金屬層)電容模
第6頁 498528 五 、發明Ί兄明(3) 組之製程時,亦走向銅 需經由多次光阻,蝕列:旦 。<旦目前之銅鑲丧製程 言,銅金屬沉積所得電六盾環;且以現有技術而 有效面積叉限進而限制電办之 胞尺寸設計條件之限制下“丄在、“要未和既有s己憶 以配合技術上的要求。;= 面電容難 電容量上均有長足之進步狀有效面積及 ,可滿足咼密度未來世代元件之 需求。冠狀電容之技術可參考美國專利第6184〇77號
Method for fabricating crown-type capacitor of semi conductor device1, 參見圖六,其為先前技術之結構,其中包含底部電 極6 0 0形成於氧化層610之中,另一絕緣層6 2 0形成於底部 電極6 0 0之上做為絕緣。一溝渠形成於絕緣層6 2 〇之中,電 容介電層6 3 0沿著溝渠之表面沈積,做為上電極之銅金屬 材質640則回填於溝渠之中。此先前技術之缺點在於介電 層與電極之接觸介面僅限於溝渠之底部。因此,如何提升 電谷特性以及與銅鑲喪製程整合為一重要之課題。 » 發明目的及概述: 本發明之主要目的,即是在提供一種整合銅鑲嵌製程 及形成Μ I Μ冠狀電容之方法; 本龟明之另一目的,在於提高電容效率以符合技術趨
498528 五、發明說明(4) 勢而不需使現有製程複雜化; 本發明之又一目的,在於整合銅鑲嵌製程以及MIM電 容製程,且可減少銅鑲嵌製程中光罩次數以及化學機械研 磨(CMP )次數,以提高製程效率; 本發明提出一種方法以銅鎮後製程 及金屬連線,較現有之技術精簡且可整 供一半導體基板,在其上形成第一銅金 層上形成 口 ,由此 程中之溝 及内連線 狀電容.底 二銅金屬 區之光阻 及内連線 學機械研 製程。 換於該隔 部電極面 形成第二 該隔離層 施加光阻 後電容區 屬層於電 容頂部電 完成Μ I Μ 一隔離層,將圖形轉 同步定義冠狀電容底 渠大小;接下來同步 區,沿該開口表面和 部電極;對内連線區 層上沈積介電層,之 •,同步形成第三銅金 區,由此完成冠狀電 磨(CMP)至該隔離層 形成Μ I Μ冠狀電容 合兩製程。首先提 屬層,在該銅金屬 離層上以形成開 積大小和銅鑲嵌製 銅金屬層於電容區 之上,由此完成冠 後,在電容區之第 不變,去除内連線 容區之該介電層上 極;且同步進行化 冠狀電容和銅鑲嵌 « 發明之詳細說明: 本發明揭露一種利用銅鑲嵌製程整 及金屬連線之方法。在以下之實施例中 先提供一半導體基板,例如,在一實施 合Μ ΙΜ冠狀電容以 ,如圖一所示,首 例中,可使用, 曰曰
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向< 1 Ο Ο >之單晶矽基板i。該基板1 體元件。此元件之f作非Μ \中〃有一或多個半導 功能與本發明並益太大關^ # '、、 或/、 1…、双X關遷,故不煩述。上述基 別具有電容區域和連線區域,沈積一導電I,以較佳: 例而言,τ包含第-銅金屬層2,在電容區域連接電容γ 部電極,在連線區作為内連線。在第一銅金屬層2上护成 一隔離層4,如二氧化矽層,可用化學氣相沉積法y
(Chemical vapor dep0S1t10n,CVD)如常壓化學氣相沉 積(APCVD)或電漿增強式化學氣相沉積(pECVD)形成二氧化 矽層4,二氧化矽層4的厚度約1 0 0 0〜8〇〇〇埃。利用微影製 程曝光部分光阻(圖中未顯示),將具有開口之光阻圖形轉 換於邊氧化層4上,也就是以光阻為幕罩對氧化層4進行非 等向性飯刻以同時形成開口 5 a於電容區,開口 5 b於連線 £ ’由此在開口5a、5b處暴露部分銅金屬層2,之後去除 光阻’疋義出電容區冠狀電容底部電極面積大小和銅鑲彼 之溝渠開口大小。
參見圖二,形成第二導電層,如第二銅金屬層6,沿 該開口 5a,5b表面和氧化層4之上,第二銅金屬層可由物理 氣相沈積(Physical vapor deposition, PVD)如蒸鍍 (evaporation)、;賤鍍(sputtering)或化學氣相沈積 (Chemical vapor deposition, CVD)如低壓化學氣相沉積 (LPCVD)、電漿增強式化學氣相沉積(PECVD)、高密度電漿 化學氣相沉積(HDPCVD)或電鍍(electroplating)等各種方
第9頁 498528 五、發明說明(6) 式得到。本實施例使用電鍍法,厚度為約1 0 0〜1 0 0 0埃,由 此完成冠狀電容底部電極。塗佈光阻7覆蓋於連線區第二 銅金屬層6之上,而暴露電容區。參見圖三,沈積介電層8 在電容區第二銅金屬層6上,介電層8之材質可選擇適用於 電容之介電材質,以較佳實施例而言,最好使用適合以化 學氣相沈積時具有均勻一致性,適合低溫材料沈積者,如 1^2〇5,厚度為約50〜8 0 0埃,或是3込\,厚度為約100〜10 00 埃。在電容區形成介電層8後,以習知方式如濕钱刻或電 漿去除連線區之光阻7。請參見圖四,在電容區和連線區 同步形成第三銅金屬層1 0,分別回填於開口 5 a、5 b之中。 形成方式如第二銅金屬層6,最佳方式為電鍍,厚度為約 5 0 0埃〜2微米,由此完成電容區冠狀電容頂部電極。 m 對電容區和連線區進行同步平坦化製程,電容區移除 部分第二銅金屬層6、介電層8、第三銅金屬層10,連線區 移除部分第二銅金屬層6、第三銅金屬層1 0。以一較佳實 施例而言,上述平坦化製程包含使用化學機械研磨 (Chemical mechanical polishing,CMP)研磨膜層至電容 區和連線區之隔離層4。至此,參見圖五,完成電容區之 Μ I Μ冠狀電容和連線區之銅鑲嵌製程。 在對電容之氧化隔離層4進行蝕刻、顯影步驟時,可 同步進行晶圓基板上銅導線鑲嵌製程中,溝渠之形成步 驟,由此省略一次以上之微影程序。
第10頁 498528 五、發明說明(7) 形成第二和第三銅金屬層時,可同步進行晶圓基板上 銅鑲嵌製程中,銅金屬層形成之步驟,由此可整合金屬沈 積步驟,進而減少形成銅薄膜和銅底部電極所耗費之時 間。 移除部分第二銅金屬層6、介電層8、第三銅金屬層10 時,移除方式為化學機械研磨(CMP ),可同步進行晶圓基 板上銅鑲嵌製程中之CMP步驟,由此省略一次以上CMP次 數,縮短製程時間。 本發明之電容結構包括:一導電層2,形成於基板1之 上,一隔離層4,形成於上述導電層2之上,該隔離層4具 有一凹槽。底部電極6,由導電材質組成,形成於上述之 凹槽中,具凹槽之形狀,介電層8,由絕緣材質組成,形 成於上述底部電極6之上,具凹槽之形狀及頂部電極1 0, 由導電材質形成,形成於所述介電層8之凹槽空穴中。 9 又電容量之公式為 C= ε x A/d C :電容量 ε :介電常數 A :電容有效面積
第11頁 498528 五、發明說明(8) d:介電層厚度 假設所形成電容之佈局圖案為圓形,如熟知該項技藝 者所知,不限於上述圖形,為詳述本發明之優點茲以圖形 作一說明爾。 習知技藝之電容底部為圓形,電容有效面積約等於7Γ r2由本發明所得之電容有效面積約等於7Γ r2 + 2 7Γ r h (r =電容之有效半徑,h二電容之有效高度)故得知使用相同 材質,在相同之底面積下,可大約估計增加之電容量為底 面積X電容之有效高度在實施例中增加之電容量為2 7rrh 在h有一定限制之情形下,若要提高電容量C,可調整介電 層8之厚度(亦即d)至適當之範圍。 以上所述係利用一較佳實施例詳細說明本發明,而非 限制本發明之範圍,而且熟知此類技藝人士皆能明瞭,適 當而作些微的改變及調整,仍將不失本發明之要義所在, 亦不脫離本發明之精神和範圍。
第12頁 498528 圖式簡單說明 圖式之簡早說明 右 金,銅域 一區 第容 ’ 電 層為 隹 ΚΓ 0it口 隔半 成左 形圖 上, 板圖 基面 在剖 明圓 發晶 本體 據導 根半 為的 一 α 圖開 及 層 剖 圓 晶 體 導 半 的 層 屬 金 銅 二 第 成 形 明 •,發 域本 區據 線根 連為 内二 為圖 β, 立口 半 圖 ; 面 域剖 區圓 線晶; 連體域 内導區 為半線 ΚΓ AMV 告όΛ達 半層内 右電為 ,介部 域成半 區形右 容明, 電發域 為本區 部據容 半根電 左為為 圖三部 ,圖半 圖 左 面 圖 容 MI電 成為 形部 明半 發左 本圖 據, 根圖 為面 四剖 圖圓 晶 體 導 半 的 極 電 Ρ- Ji口 頂 容 電 狀 冠 域 區 4gc 内 為 β, 告 半 右 剖 圓 晶 體 導 半 的 容 電 狀 冠 Μ I Μ 成 完 明 發 本 根 為 ;五 域圖 區 線 及 域 區 線 -\gc 内 為 部。 半 右面 5 剖 域構 區結 容之 電術 為技 部前 半先 左為 圖六 , 圖 面 圖號說明: 1半導體基板 2第一銅金屬層 4 隔離層 5 a 電容區開口 5b 内連線區開口 6第二銅金屬層 8 介電層 6 0 0 底部電極 6 1 0 氧化層 6 2 0 絕緣層 630 電容介電層 640 銅金屬上電極 7 光阻 10第三銅金屬層 9
第13頁
Claims (1)
- 498528 六、申請專利範圍 1. 一種整合銅鑲嵌製程及電容製程之方法,該方法包 括以下步驟: 提供一半導體基板,上述基板包含電容區域以及連線 區域; 形成第一銅金屬層於上述電容區域以及連線區域; 形成一隔離層於該第一銅金屬層上; 於上述電容區域以及連線區域形成開口於該隔離層 中,形成第二銅金屬層於上述電容區域以及連線區域中之 所述開口表面和該隔離層之上,由此形成冠狀電容底部電 極於上述電容區域之所述開口; M 於上述電容區域形成電容介電層該第二銅金屬層上; 形成第三銅金屬層於該電容區之上述介電層上,及形 成在連線區之上述第二金屬層之上,由此完成冠狀電容頂 部電極;及 進行平坦化製程至該隔離層,完成電容及鑲嵌製程。 2. 如申請專利範圍第1項所述之整合銅鑲嵌製程及電 容製程之方法,其中該介電層為Ta2 05。 3. 如申請專利範圍第1項所述之整合銅鑲嵌製程及電 f 容製程之方法,其中該介電層為Si3N4。 4. 如申請專利範圍第1項所述之整合銅鑲嵌製程及電 容製程之方法,其中該第二銅金屬層或第三銅金屬層以電第14頁 498528 六、申請專利範圍 鍍法形成。 5.如申請專利範圍第1項所述之整合銅鑲嵌製程及電 容製程之方法,其中該開口形成時,同步進行上述電容區 域以及連線區域之蝕刻。 6. 如申請專利範圍第1項所述之整合銅鑲嵌製程及電 容製程之方法,其中該第二和該第三銅金屬層係為同步形 成於上述電容區域以及連線區域。 7. 如申請專利範圍第1項所述之整合銅鑲嵌製程及電 容製程之方法,其中所述平坦化製程包含進行化學機械研 磨至該隔離層,其中上述平坦化製程係為同步執行於上述 電容區.域以及連線區域。 8. —種立體電容器,包括: (a) —導電層,形成於基板之上; (b) —隔離層,形成於上述導電層之上,該隔離層具 有一凹槽; (c) 底部電極,由導電材質組成,形成於上述之凹槽 中,具凹槽之形狀; (d) 介電層,由絕緣材質組成,形成於上述底部電極 之上,具凹槽之形狀;及 (e) 頂部電極,由導電材質形成,形成於所述介電層第15頁 498528 六、申請專利範圍 之凹槽空穴中。 立體電容器,其 9.如申請專利範圍第8項所述之一; 中之底部電極由銅金屬所構成。 種立體電容器,其 1 0.如申請專利範圍第8項所述之一 中之頂部電極由銅金屬所構成。 種立體電容器,其 4, 種立體電容器,其 11.如申請專利範圍第8項所述之一 中之介電層由T a2 05構成。 1 2.如申請專利範圍第8項所述之一 中之介電層由Si3N4構成。
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US7402889B2 (en) | 2004-12-03 | 2008-07-22 | Samsung Electronics Co., Ltd. | Semiconductor device and method for manufacturing the same |
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