TW498493B - Method for producing wordline in embedded dynamic random access memory - Google Patents

Description

498493 五、發明說明（l) 5 一1發明領域： 本發明係為一種製作字- 、 在喪人式動態隨機存取記_二tT法，特別是有關一種 u怎體內制你玄；Μ 明利用矽/鎢矽化合物/緩衝層之:日線之方法。本發 態隨機存取記憶體内字元線沾一月/σ結構做為嵌入式動 率，並提高嵌入式動態隨樯广α構以加速製程之運作效 k钱存取記憶體的運作效率。 5 一2發明背景：

制生在積體電路（lntegrated Clrcult; Ic)行掌中，目前 :k商正積極將動態隨機存取記憶體陣列（array)埋藏在 中央處理器（central processing unit; cpu)的核心或是 埋藏在其他的邏輯電路内。此項技術正和嵌入式動態隨機 存取C憶體有關。嵌入式動態隨機存取記憶體可在低成本 下 ^供比南谷置之含有晶片的記憶體有更快存取速度之 微控制器（m i c r 〇 c ◦ n t r ο 1 1 e r ; M C U)和其他嵌入式控制器。 喪入式動態隨機存取記憶體和目前一般常用之靜態隨機存 儲器（static random access memory; SRAM)或是電子式 可清除程式化唯讀記憶體（electrically erasable Programmable read-only memory; EEPR0M)比較起來有較 低的生產成本。

第5頁 498493 五、發明說明（2) 所謂的嵌入式動態隨機存取記幛俨θ 取記憶體放人一邏輯電路中，^己=^，是將動態 存取資料之速度並提高半導體；：=隨機存取 存取記憶體内，動態隨機存取記憶體主 貝枓’而邏輯電路的部分主要是貞t運=負 情體示值此為傳統之嵌入式動態隨機 e體之、‘構不思圖。傳統在製作嵌入式動 體時，首先必須提供一至少包含底=通戋存 shallow trench lsolatl〇n; 8丁1)25之晶圓。 層25内已充填完成絕緣材質且底材2〇與淺竿 $ 表面已經過化學機械研磨（chemical mechanid polishing; CMP)製程之處理，為_平滑之表面。 將晶圓分成動態隨機存取記憶體區域丨〇與邏輯電路 並在底材20與淺渠溝隔離層25上形成一 ^層3〇。接 濺鍍（sputter ing)之方式在此矽層3〇上形成一層欽 物層3 5，並在此鈦矽化合物上形成一氮化物層4 5。 物層之材質通常為一氮化矽。在定義完成動態隨機 憶體區域1 0上之閘極位置與邏輯電路區域丨5上之間 後，經過一微影及蝕刻之製程移除部分之;5夕層3 〇、 隨機存 記憶體 式動態 責記憶 存取記 取記憶 離層（ 溝隔離 層25之 接下來 區域1 5 下來以 矽化合 此氮化 存取記 極位置 鈦矽化 合物層3 5及氮化物層4 5以在動態隨機存取記憶體區域1 〇與 邏輯電路區域1 5上形成閘極，並在保留邏輯電路區域之底 材上的鈦石夕化合物層3 5。此閘極至少包含一石夕層3 〇、一鈦 矽化合物層35及一氮化物層45。接下來在動態隨機存取記 498493 五、發明說明（3) ' 憶體區域與邏輯電路區域之閘極的側壁上形成間隙壁4 〇， 此間隙壁4 0所採用的材質大部分為氮化物。動態隨機存取 記憶體區域1 0與邏輯電路區域1 5上所形成的閘極之連線又 可稱為字元線（w 〇 r d 1 i n e )。 接下來在閘極、間隙壁4 Ο、淺渠溝隔離層2 5、鈦石夕化 合物層35與底材20上形成一介電層（dielectric layer〇5〇 並經過一化學機械研磨之製程後，使此介電層5 〇之表面為 一光滑之平面。最後利用一微影及蝕刻之製程移除部分之 介電層5 0以在動態隨機存取記憶體區域丨〇之閘極間形成一 介層接觸窗（via contact)55。 利用傳統之方法所製成之嵌入式動態隨機存取記憶體 ，其^作為字元線之閘極的結構為一矽層3〇/鈦矽化合物<層 3 5 /氮化物層4 5。然而在氮化物層4 5與鈦矽化合物層3 5之 間有較高之應力（stress)，因此氮化物層45之厚度θ將會受 到限制，以防止氮化物層45與鈦矽化合物層35之間因為應 力過大而發生脆裂的現象導致漏電流之缺陷。而由於氮化 :層45的厚度受到限制，因此在動態隨機存取記憶體區域 上之介層接觸窗5 5將無法採用自對準蝕刻（s e 1 f — ΤΖΓ 之方式製作，以避免氮化物層45受到過度 露！鈦石夕化合物層35並發生漏電流之缺陷。因 )/硬=I M S'之方式，諸如：多晶間隙壁（P〇ly SpaCer ' θ亥1 (hard mask etch)來製作介層接觸窗55。

第7頁 五、發明說明（4) ----—.— 這些複雜之製程會增加製程所需 敦率。 衣枉所而之步驟而降低製程運作之 3發明目的及概述 鑑於上述的發明背景中， 式動態隨機記憶體内發生、、居Φ 4 統的方法容易在嵌入 之品質且會降低製程運之缺而影響半導體元件 用矽/鎢矽化合物/緩衝層之1明二=發明之主要目的為利 機存取記憶體内字元線之处:/σ結構作為嵌入式動態隨 之厚度並有利於後續自对^ . j維持閘極上之氮化物層 作之效率。 丰接觸窗之製程，以提高製程運 本發明的第二個目的為 二明治結構作為嵌入式 夕/鎢矽化合物/緩衝層之 構，並將此字元線進行—:=存取記憶體内字元線之結 低邏輯電路區域上之 _ 、準金屬石夕化物之處理，以p夂 凡線的電阻值。 牛 本發明的第三個目 二明治結構作為嵌入叙二利用矽/鎢矽化合物/緩衝芦 構’以* · •導體元件之2 機存取記憶體内字元線二結 本發

再一個目的為利—合W 498493 五、發明說明（5) ^-- 二明治結構作為嵌入式動態隨機存取記憶體-構，以降低生產之成本。 内子-線之結 根 動態隨 之三明 結構， 續製程 接觸窗 邏輯電 動態隨 元件之 據以上 機存取 治結構 以維持 中，得 之製程 路區域 機存取 品質與 所述之目 記憶體之 做為嵌入 在閘極上 以在動態 ，以加速 内之字元 吕己憶體的 降低生產 的，本發明 方法，利用 式動態隨機 之氮化物層 隨機存取記 製程之運作 線低電阻值 運作效率。 之成本。 提供了 一種製作 石夕/鎢矽化合物/ 存取記憶體内字 有足夠的厚度， fe體區域内進行 效率。本發明還 之需求，並提高 本發明更可提高 嵌入式 緩衝層 元線之 並在後 自對準 可維持 嵌入式 半導體 5 - 4發明詳細說明·· 本發明的一些實施例會詳細描述如下。然而， 太本發明退可以廣泛地在其他的實施例施行，且 本’“的範圍不受限定’其以之後的專利範圍為準。 接、羅ίΐ!路主要是藉由字元線與位元線⑻"—)來連 ΪΠ路上之半導體元件。字元線的目的為定義訊號； 連：至線之目的則為判定訊號之類型，®此字元線 連接至+導體元件之閘極，而位元線連 、展

之源極/沒極。 在欣入式動態隨機存 一個區域為邏輯電路區 5己憶體中也區分為兩個區域， fe體區域。邏輯雷二另一區域則為動態隨機存取記 存取記憶體區域主要的功〜要的功能為運算，而動態隨機 的閘極都必須要利用金 =^記憶，因此邏輯電路區域上 ，而動態隨機存取記情轉^線連接起來以增加運算的速率 防止漏電流的缺陷發:版^域上的閘極則需互相區隔，以 所儲存之資料的遺失。動態隨機存取記憶體區域上 路區域上之閘極均稱為字：：機存取記憶體區域與邏輯電 一參照第二圖所示，首先提供一晶圓，此〆 底材2〇〇且此底材20 0至少包 d巨 =口至〆匕3 準溝隔雜js 〇 m B 久木溝b _層2 5 0。淺 == 層250内已充填完成絕緣材質且底材2 “ ::層250之表面已經過化學機械研磨製程之處理，-:一溝 :π之表面。接下來在此底材200與淺渠溝隔離層25〇卜來 成：：層300，並在此矽層300上形成一鎢矽化合物屛 。取後在此鎢矽化合物層350上形成一緩衝層4〇〇，並 上形成一氮化物層450。通常採用石夕作為緩衝層 4 0 〇"之材料以配合後續製程之運作。而通常採用氮化石夕 為乳化物層4 5 0之材料。

第10頁 498493 發明說明（7) ，動悲隨機存取記憶體區域〗〇 〇，另一個區域為邏輯電路 區域150。接下來定義動態隨機存取記憶體區域1〇〇上之閘 極，位置，並在動態隨機存取記憶體區域丨〇〇閘極位置處 之氮化物層450上形成一第一遮罩層5〇〇。經過一蝕刻之萝 程f除部分之氮化物層45〇並清除第一遮罩層5〇〇後，可^ 動悲隨機存取記憶體區域丨0 0閘極位置處之緩衝層4 〇 〇上形 成一氮化物層450。

蒼照第四圖所示，接下來定義邏輯電路區域150上之 閘極的位置，並在邏輯電路區域15〇閘極位置處之緩衝層 0 0上形成第一遮罩層5 1 0。經過一蝕刻之製程移除部< J =層40,、鎢矽化合物層35〇與矽層3〇〇並清除第二遮 4 g /之後，可在動態隨機存取記憶體區域1 00上形成I 數個第-閘極41〇,並在邏輯電路區域15Q上形成多數= 一閘極42 0，動態隨機存取記憶體區域1〇〇 ==構續/鶴嶋物層/緩衝層心 ，電路區域飢之多數個第二問極42〇結構為一石夕層/ :己：ί; 層⑽ί Ξ f三明治結構。0為在動態隨機存取 j L體&域100閘極位置處之緩衝層上有一層勿

物vn η，。’因此在移除部分緩衝層4°°、鎢石夕化: 物層35。與石夕層30。之製程中 ^ 口 1〇〇之多數個第-閘極位置處取己^域 多數個第一閘極位置處之缓衝二要η弟：(:罩層5 1 °來保讀 石夕層3GG。 、·心層4GG、鶴發化合物層350 #

第11頁 、發明說明（8)

Mo参·照第五圖所示’接下來在底材2 0 0、淺渠溝隔離層 ^ 、氮化物層4 5 0與緩衝層4 0 0上形成一間隙壁層6 0 0。經 钱刻之製程移除部分之間隙壁層6 0 0之後，可在動態 $私:存取記憶體區域丨〇 〇之多數個第一閘極4 1 〇的側壁與邏 輯電路區域1 5 0之多數個第二閘極4 2 〇的側壁上形成間隙壁 610 (參照第六圖所示）。

$、接下來在多數個第二閘極42〇、間隙壁6〇〇及61〇、淺 ，溝隔離層2 5 0、底材2〇〇與多數個第一閘極4 1()上形成一 第三遮罩層。經過微影及蝕刻之製程後移除部分的第三遮 罩層以在動態隨機存取記憶體區域丨〇 〇之多數個第一閘極 4_1〇、間隙壁610、淺渠溝隔離層25〇與底材2〇()上形成一第 二遮罩層520(參照第七圖所示）。此第三遮罩層的材質可 為氣化石夕或是二氧化矽（silic〇n dioxide; Si 02)。接下 來在第二遮罩層520、淺渠溝隔離層250、邏輯電路區域 1 5 0之多數個第二閘極4 2 〇、邏輯電路區域丨5 〇之間隙壁6 i 〇 與邏輯電路區域1 50之底材20 0上形成一金屬層70 0，大部 分使用化學氣相沉積法或是磁控直流電濺鍍法來沉積此金 屬層7 0 0。接下來，將晶圓送入反應室中進行第一快速加 熱製程’使金屬層7 0 0與接觸處之矽反應，以形成金屬矽 化物（m e t a 1 s i 1 i c i d e)層。第一快速加熱製程的溫度大約 為5 0 0至7 0 0 °C。此時的金屬矽化物的結構主要是電阻值較 咼之結構。參照第八圖所示，利用RCA清洗的方式來去除

第頁 498493 五、發明說明（9) % 未參與反應或反應後所殘留的金屬層7 0 0，而將金屬石夕化 合物層710留在邏輯電路區域150之底材200與緩衝層400上 。最後移除第三遮罩層5 2 0並執行第二快速加熱製程，將 金屬矽化物結構轉換成電阻值較低的結構。第二快速加熱 製程的溫度大約為7 5 0至8 5 0 °C。此金屬層7 〇 〇的材質可為 鈦、鈷及白金等。 鈦是現在自對準金屬矽化物製程中最常使用的金屬材 料。鈦是一種氧吸能力（oxygen gettering)不錯的金屬材 料，在適當的溫度下，鈦極易與金氧半電晶體上的汲極/ 源極和閘極上的矽因交互擴散而形成一電阻率很低的鈦矽 化合物（titanium silicide; TiSi2)。 一 200 /門隙辟ϋ μ弟二巡罩層520之後，在底本 罕溝Ρ離:^ /氮化物層450、金屬石夕化物層71〇、與 之方法將此介電層之表面 化學機械研 闰締-^ ^ ^ 九滑之平面。參昭篦 二在Z : J自對準㈣之製程移除部分之介電層7 5、， 在動怨F現機存取記憶體區域 曰 間製作介層接觸窗800，即完成本；；：：广_。， 準蝕刻之製程，卽盍/却、人 I月之衣程。所謂自對 ^ ^ P為在4分介電層750之表面卜## 墙 四遮罩層並移除部分之 面上形成一苐 體區域1〇〇内之多 私曰75(3以在動態隨機存取記憶 _。 之夕數個第-間極41。間形成-介層接觸窗 498493 因 嫣）碎 明之方 過大使 流之缺 個第一 觸窗時 存取記 層，可 氮化物 方式製 接觸窗 並降低 形成金 元件之 為緩衝 化物層 法可控 氮化物 陷發生 閘極上 ，右採 憶體區 避免暴 層的厚 作介層 而言， 生產之 屬矽化 品質。 層與氮化物層之間的應力比 與氮化物層之間的應力較小 制氮化物層有較高之厚度， 層與下接觸層發生龜裂的情 。在動態隨機存取記憶體區 之氮化物層較厚，因此在後 用自對準蝕刻之方式蝕刻介 域上之閘極因有較厚之氮化 露出鎢矽化合物層而發生漏 度通常為1200至1800埃。使 接觸窗相較於使用傳統複雜 可減少相當多的步驟以提高 成本。利用本發明之方法在 物層，也可降低字元線的電 金屬（包 ，因此利 而不會因 形，而導 域上，因 製程製作 電層，動 物層作為 電流之缺 用自對準 之步驟製 製程運作 邏輯電路 阻以提高 含鈦或 用本發 為應力 致漏電 為多數 介層接 態隨機 硬遮罩 陷。而 I虫刻的 作介層 之效率 區域上 半導體 式 層 之 程窗 電 動 之結中 之 路 根據以上所述之實施例，本發 態隨機存取記惰俨之太土 4丨^ 、了一種製作 二v 體方法，利用矽/鎢矽化人倫/ 〜結構做為嵌入式動態隨機存取記_ ^ + 嵌入 緩衝 元線續製 接觸 邏輯 動態 ，程’以加速製程之運作效率。》二對準 内之子几線低電阻值之需求，並提高嵌入】

第14頁 498493 五、發明說明（11) 隨機存取記憶體的運作效率。本發明更可提高半導體元件 之品質與降低生產之成本。 以上所述僅為本發明之較佳實施例而已，此實施例僅 係用來說明而非用以限定本發明之申請專利範圍。在不脫 離本發明之實質内容的範疇内仍可予以便化而加以實施， 此等變化應仍屬本發明之範圍。因此，本發明之範疇係由 以下之申請專利範圍所界定。

第15頁 498493 圖式簡單說明 第一圖為利用傳統之方法製作嵌入式動態隨機存取記 憶體之不意圖， 第二圖為在底材與淺渠溝隔離層上形成矽層、鎢矽化 合物層、缓衝層、與氮化物層之示意圖； 第三圖為在動態隨機存取記憶體區域閘極位置之氮化 物層上形成第一遮罩層並移除部分之氮化物層之示意圖； 第四圖為在邏輯電路區域閘極位置之緩衝層上形成第 二遮罩層並蝕刻部分之矽層、鎢矽化合物層與緩衝層以在 動態隨機存取記憶體區域與邏輯電路區域上形成閘極之示 意圖； 第五圖為在在底材、淺渠溝隔離層、氮化物層與緩衝 層上形成一間隙壁層之示意圖； 第六圖為在動態隨機存取記憶體區域之閘極的側壁與 邏輯電路區域之閘極的側壁上形成間隙壁之示意圖； 第七圖為在動態隨機存取記憶體區域之閘極、間隙壁 與底材上形成一第三遮罩層並在第三遮罩層、淺渠溝隔離 層、邏輯電路區域之閘極、邏輯電路區域之間隙壁與邏輯 電路區域之底材上形成一金屬層之示意圖；

第16頁 498493 圖式簡單說明 第八圖為在邏輯電路區域之底材與緩衝層上形成金屬 石夕化合物層並移除第三遮罩層之示意圖； 第九圖為在底材、間隙壁、氮化物層、金屬矽化物層 、與淺渠溝隔離層上形成一介電層之示意圖；及 ， 窗 層觸 電接 介層 之介 分作 部製 除間 移之 程極 製閘 之之 刻域 li區 準體 對憶 自記 用取 利存 為機 圖隨。 十態圖 第動意 在示 以之 主要部份之代表符號： 1 0動態隨機存取記憶體區域 1 5邏輯電路區域 20底材 2 5淺渠溝隔離層 30矽層 3 5鈦$夕化合物層層 4 0間隙壁 4 5氮化物層 50介電層 5 5介層接觸窗 1 0 0動態隨機存取記憶體區域 150邏輯電路區域

第17頁 498493 圖式簡單說明 2 0 0底材 2 5 0淺渠溝隔離層 3 0 0矽層 3 5 0鎢矽化合物層 4 0 0缓衝層 4 1 0多數個第一閘極 4 2 0多數個第二閘極 4 5 0氮化物層 5 0 0第一遮罩層 510第二遮罩層 520第三遮罩層 6 0 0間隙壁層 6 1 0間隙壁 7 0 0金屬層 71 0金屬石夕化物層 750介電層 8 0 0介層接觸窗

第18頁

Claims (1)

1. 498493 六、申請專利範圍 1. 一種在一嵌入式動態隨機存取記憶内製作一字元線之方 法，該方法至少包含： 提供一晶圓，其中上述之晶圓至少包含一底材且該底 材至少包含一淺渠溝隔離層； 形成一矽層於該底材與該淺渠溝隔離層上； 形成一鶴石夕化合物層於該$夕層上； 形成一緩衝層於該鎢矽化合物層上； 形成一氮化物層於該緩衝層上並將該晶圓分成一第一 區域與一第二區域； 形成一第一遮罩層於部分該第一區域之該氮化物層上 移除部分之該氮化物層； 移除該第一遮罩層； 形成一第二遮罩層於部分該第二區域之該緩衝層上； 移除部分之該緩衝層、該鎢矽化合物層與該矽層； 移除該第二遮罩層以在該第一區域上形成多數個第一 閘極，並在該第二區域上形成多數個第二閘極； 形成一間隙壁於該多數個第一閘極之一側壁與該多數 個第二閘極之一側壁； 形成一 閘極之該 第三遮罩層於該多數個第一閘極、該多數個第 間隙壁與該第一區域之底材上； 多數個第二 區域之該底 形成一金屬層於該第三遮罩層、該淺渠溝隔離層、該 閘極、該多數個第二閘極之該間隙壁與該第二 材上；

   第19頁 498493 六、申請專利範圍 進行一快速加熱製程以在第二區域之該底材與該多數 個第二閘極上形成一金屬矽化物層； 移除該金屬層； 移除該第三遮罩層； 形成一介電層於該底材、該間隙壁、該氮化物層、該 金屬碎化物層與該淺渠溝隔離層上；及 移除部分該介電層以在該多數個第一閘極之間形成一 介層接觸窗。 2 ·如申請專利範圍第1項的方法，其中上述之第一區域為 一動態隨機存取記憶體區域。 3. 如申請專利範圍第1項的方法，其中上述之第二區域為 一邏輯電路區域。 4. 如申請專利範圍第1項的方法，其中上述之緩衝層為一 石夕層。 5. 如申請專利範圍第1項的方法，其中上述之金屬層之一 材料為鈦。 6. 如申請專利範圍第1項的方法，其中上述之金屬層之一 材料為始。

   第20頁 498493 六、申請專利範圍 7. 如申請專利範圍第1項的方法，其中上述之金屬層之一 材料為白金。 8. —種在一嵌入式動態隨機存取記憶内製作一字元線之方 法，該方法至少包含： 提供一晶圓，其中上述之晶圓至少包含一底材且該底 材至少包含一淺渠溝隔離層； 形成一第一矽層於該底材與該淺渠溝隔離層上； 形成一鎢矽化合物層於該第一矽層上； 形成一第二矽層於該鎢矽化合物層上； 形成一氮化物層於該第二矽層上並將該晶圓分成一第 一區域與一第二區域； 形成一第一遮罩層於部分該第一區域之該氮化物層上 9 移除部分之該氮化物層； 移除該第一遮罩層； 形成一第二遮罩層於部分該第二區域之該第二矽層上 移除部分之該第二矽層、該鎢矽化合物層與該第一矽 層； 移除該第二遮罩層以在該第一區域上形成多數個第一 閘極，並在該第二區域上形成多數個第二閘極； 形成一間隙壁層於該多數個第一閘極、該多數個第二 閘極、該底材與該淺渠溝隔離層上；

   第21頁 498493 六、申請專利範圍 移除部分之 該間隙壁層以形成一間隙壁於該多數個第 與該多數個第二閘極之一側壁； 遮罩層於該多數個第一閘極、該多數個第 閘極之該間隙壁與該第一區域之底材上； 成一金屬層於該第三遮罩層、該淺渠溝隔離層、該 該多數個第二閘極之該間隙壁與該第二 閘極 之一側壁 形成一第三 形 多數個 區域之 進 個第二 移 移 形 金屬矽 研 移 介層接 第二閘極 該底材上 行一快速 閘極上形 除該金屬 除該第三 成一介電 化物層與 磨該介電 除部分該 觸窗。 加熱製程以在第二區域之該底材與該多數 成一金屬石夕化物層； 層並進行一第二快速加熱製程； 遮罩層； 層於該底材、該間隙壁、該氮化物層、該 該淺渠溝隔離層上； 層之一表面；及 介電層以在該多數個第一閘極之間形成一 9.如申請專利範圍第8項的方法，其中上述之第一區域為 一動態隨機存取記憶體區域。 1 0.如申請專利範圍第8項的方法，其中上述之第二區域為 一邏輯電路區域。 11.如申請專利範圍第8項的方法，其中上述之金屬層之一

   第22頁 498493 六、申請專利範圍 材料為鈦。 1 2.如申請專利範圍第8項的方法，其中上述之金屬層之一 材料為録。 1 3.如申請專利範圍第8項的方法，其中上述之金屬層之一 材料為白金。 14. 一種在一嵌入式動態隨機存取記憶内製作一字元線之 方法，該方法至少包含： 提供一晶圓，其中上述之晶圓至少包含一底材且該底 材至少包含一淺渠溝隔離層； 形成一第一矽層於該底材與該淺渠溝隔離層上； 形成一鎢矽化合物層於該第一矽層上； 形成一第二矽層於該鎢矽化合物層上； 形成一氮化物層於該第二矽層上並將該晶圓分成一動 態隨機存取記憶體區域與一邏輯電路區域； 形成一第一遮罩層於部分該動態隨機存取記憶體區域 之該氮化物層上； 移除部分之該氮化物層； 移除該第一遮罩層； 形成一第二遮罩層於部分該邏輯電路區域之該第二矽 層上； 移除部分之該第二矽層、該鎢矽化合物層與該第一矽

   第23頁 498493 六、申請專利範圍 層； 移除該第二遮罩層以在該動態隨機存取記憶體區域上 形成多數個第一閘極’並在該邏輯電路區域上形成多數個 第二閘極； 形成一間隙壁層於該多數個第一閘極、該多數個第二 閘極、該底材與該淺渠溝隔離層上， 移除部分之該間隙壁層以形成一間隙壁於該多數個第 一閘極之一側壁與該多數個第二閘極之一侧壁； 形成一第三遮罩層於該多數個第一閘極、該多數個第 一閘極之該間隙壁與該動態隨機存取記憶體區域之底材上 形成一金屬層於該第三遮罩層、該淺渠溝隔離層、該 多數個第二閘極、該多數個第二閘極之該間隙壁與該邏輯 電路區域之該底材上， 進行一快速加熱製程以在邏輯電路區域之該底材與該 多數個第二閘極上形成一金屬矽化物層； 移除該金屬層並進行一第二快速加熱製程； 移除該第三遮罩層； 形成一介電層於該底材、該間隙壁、該氮化物層、該 金屬碎化物層與該淺渠溝隔離層上； 研磨該介電層之一表面；及 移除部分該介電層以在該多數個第一閘極之間形成一 介層接觸窗。

   第24頁 498493 六、申請專利範圍 1 5 .如申請專利範圍第1 4項的方法，其中上述之金屬層之 _ 一材料為欽。 1 6 ·如申請專利範圍第1 4項的方法，其中上述之金屬層之 一材料為钻。 1 7.如申請專利範圍第1 4項的方法，其中上述之金屬層之 一材料為白金。 %

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