TW479292B - Method and apparatus to prevent damage to MOS device from antenna effect - Google Patents

Description

479292 五、發明說明（1) 本發明係有關於一種M0S元件之保護方法及其裝置， 特別是有關於一種避免M0S元件遭受天線效應破壞:方生 及其裝置。 万法 #在電漿蝕刻中，電漿所導致之元件損壞，稱為電 何累積損壞（Plasma Charging Damages)，或稱之天線六全 應(jntenna E：ffect)。電槳中由於局部電荷不均勻，、、、^ 電荷累積在面積很大或邊長很長的導體上（如多晶矽、呂 合=)，這些電荷將在很薄的閘極氧化層上產生電場。卷 電荷收集夠多，跨在閘極氧化層上的電場將導致M〇s元 特性，變，甚至發生電流貫穿閘極氧化層造成損壞。 第1圖顯不使用二極體來降低天線效應之電路配置。 第i圖中’T1表示在一積體電路中之M0S元件，其基體極 (bulk) B係耦接至其源極、或是最正電壓節點％ (或是最 負電壓節點vss)。設置於積體電路中之二極體D1，其陽極 係_接至積體電路之基底（substrate)上。假設，在連接 至MOS兀件Ti閘極的導線L1，係具有很大面積或邊長很 ，，由於電漿之緣故，上述導線u上可能累積有大量之電 荷’而造成天線效應（圖示*Antenna)。 一 若累積之電荷為負電荷，則二極體D1可提供一放電路 徑，藉以將負電荷排放至積體電路之基底，以避免M〇s元 件T1之閘極氧化層遭到損壞。但是，當累積之電荷為正電 荷，由於缺乏放電路徑，故跨在M〇s元件n閘極氧化層上 的電場將導致閘極氧化層之損壞。此外，由於二極體D1呈 有較大之雜散電容，對於積體電路本身之運作速度亦會造

479292 五、發明說明（2) 成不良之影響。 第2圖顯示使用傳輸閘（transmissi〇n 來 線效應之電路配置。第2圖中，連接至M〇s元件丁2閘極的 線L 2 ’係具有很大面積或邊長很長，由於電漿之緣故， 述導線L2上可能累積有大量之電荷，而造成；線效應（亦 圖不為Antenna)。在此，Τ2表示在一積體電路中之M〇s元 件/其基體B極^接至其源極、或是最正電節點^ v或是最負電壓節點Vss )。 為了降低天線效應，第2圖在積體電路中設置一傳輸 閘，耦接至上述MOS το件T2之閘極。傳輸閘中之NM〇s電晶 體NT，閘極和基體極係分別耦接節點^和^ ;傳輸閘中之 Ρ/os電晶體ρτ，閘極和基體極係分別耦接節點L和 無 =天線效應累積正電荷、或負電荷，均可透過誦s電晶體 NU或PMOS電晶體PT)之源/汲極和基底間之寄生二極體， 而將A電電何 '或負電荷予以消除，以避免元件^之 閘極氧化層遭到損壞。 因為傳輸閘是位在控制M0S元件T2閘極的路徑上，此 ，輸閘本身會有可生之電容c及電阻R，RC會導致控制丁2閑 |極的訊號延遲，降低M0S元件T2之運作速度。為了提升M〇s | j =件T2之運作速度，會希望降低R值，降低R值最快的方法· 是減少傳輸閘通道長度及增加寬度，但這樣(：值亦會同增| 加。因此，使用傳輪閘來降低天線效應，對於RC值的取 捨會有其困難之處。

有鐘於此’本發明之目的為提出一種避免M0S元件遭 I i

479292 五、發明說明（3) 受天線效應破壞之方法及其裝置，主要係透過旁路pM〇s電 晶體與旁路NMOS電晶體之設置，能夠將因天線效應所累積 之不 '極性電荷，有效地予以放電排除，以避免g體$ ‘ 内MOS元件之薄閘極氧化層遭受破壞。 、一 為達成上述目的，本發明提出之避免M〇S元件遭受天 線效應破壞之方法，包括：①設置一旁路PMOS電晶體於一 第一電壓節點和上述M0S元件之閘極間，上述旁路pM〇s電 晶體之閘極 '源極、基體極耦接於上述第—電壓節點，汲 極搞接至上述M〇s元件之閘極；②設置一旁路NM〇s電晶體 於一第二電壓節點和上述MOS元件之閘極間，上述旁路 NMOS電晶體之閘極、源極、基體極耦接於上述第二電壓節 點’汲極耦接至上述M〇s元件之閘極。 當天線效應累積之正電荷出現於上述M〇S元件之閘極 上時，上述旁路PMOS電晶體將正電荷導入上述第一電壓節 點 以避免正黾何進入及破壞上述MOS元件。又，當天線 效應累積之負電荷出現於上述M〇s元件之閘極上時:上^ 旁路NMOS電晶體將負電荷導入上述第二電壓節點，以避免 負電荷進入及破壞上述M0S元件。 為達成上述目的，本發明提出之避免M〇s元件遭受天 線效應破壞之保護裝置，包括：①一旁路”⑽電晶體，其 閘極、、源極、基體極耦接於一第一電壓節點，其汲極耦接 玍上述MOS元件之閘極；當天線效應累積之正電荷出現於 上述MOS電晶體之閘極上時，上述旁路pM〇s電晶體將正電 荷導入上述第一電壓節點，以避免正電荷進入及破壞上述

4/9292 ......... 五、發明說明（4) ΜΓ體元朽件“以及，②一旁路画8電晶體’其閘極、源極、 i夕t f於一第二電壓節點，其沒極輕接至上述m〇s元 甲虽’當天線效應累積之負電荷出現於上述M〇S元件 =，，上時，上述旁路NMOS電晶體將負電荷導入上述第二 兒壓即點’以避免負電荷進入及破壞上述MOS元件。 圖式之簡單說明： “ 為讓本發明之上述目的、特徵、和優點能更明顯易 懂’下文特舉較佳實施例，並配合所附圖式，做詳细兮明 如下： . 、、〜 第1圖顯示使用二極體來降低天線效應之電路配置； 第2圖顯示使用傳輸閘來降低天線效應之電路配置； 第3圖顯示依據本發明實施例，用以降低天線效應破 壞之電路配置。 〜 符號說明： D1〜二極體； T1-T3〜NMOS 元件；

Antenna〜天線效應； T〜NMOS電晶體； PT〜PMOS電晶體； L1 - L 3〜導線； BN〜旁路NMOS電晶體； BP〜旁路PM0S電晶體。

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用以降低天線效應破 I五、發明說明（5) 1實施例： 第3圖顯示依據本發明實施例 壞之電路配置。 參照第3圖，為了避免積體電路中之M〇s元件遭受 效應之破壞，本發明提出之方法，包括： 又 ^ I ①設置一旁路PMOS電晶體BP於一第一電壓節點（v ) 上述MOS元件T3之閘極間，上述旁路pM〇s電晶體βρ之^矛 極、源極、基體極耦接於上述第一電壓節點（Vdd )，汲極 過導線L3而麵接至上述MOS元件之閘極； ^ ! ②设置一旁路N M OS電晶體BN於一第二電壓節點（y$ )和 |上述M0S元件】3之閘極間，上述旁路.OS電晶體BN之閘 f i極、源極、基體極耦接於上述第二電壓節點（Vss)，汲極透| 過導線L3而耦接至上述M0S元件T3之閘極。 〜 在此實施例中，上述M0S元件T3係為NM0S電晶體，但 亦可能是PM0S電晶體。 j 參照第3圖5依據上述方法配置，即可得到本發明提 I出之避免M0S元件遭受天線效應破壞之保護裝置，包括： | } ①一旁路PM0S電晶體BP，其閘極、源極、基體極耦接 於VDD電壓節點，其汲極耦接至上述M0S元件T3之閘極；當 天線效應在導線L 3上累積之電荷（A n t e η n a)為正極性，出 現於上述M0S元件T3之閘極上時，上述旁路PM0S電晶體 1 BP，透過由其内部之雜散二極體結構，將正電荷導入上述 | | VDD電壓節點，以避免正電荷進入及破壞上述m〇S元件T3之 j j閘極氧化層；以及 | I 1

479292 I五、發明說明（6) j ②一旁路腿⑽電晶體BN 5其閘極、源極、基體極耦接 於vss電壓節點，其汲極耦接至上述M0S元件T3之閘極；當 天線效應在導線L3上累積之電荷（Antenna)為負極性，出 現於上述MOS兀件T3之閘極上時，上述旁路NM〇s電晶體， 透過其内部之雜散二極體結構，將負電荷導入上述L電壓 節點，以避免負電荷進入及破壞上述M〇s元件T3之閘極 |化層。 由上述可知，本發明之優點有： aa 將天線效應累積之正電荷，透過上述旁路pM〇s電

-，導入上述v⑽電壓節點；另外，對於天線效應累希 ，負電荷，則透過上述旁路麵s電晶麵 累= 均能夠予㈣除。對不同極性之電荷累積，本發明 々僅m發曰明使帛之旁路_s、pm〇s電晶體，其雜散電 合僅存於電晶體之汲極牙其忘 月电 ίί; 有效地減少寄生電容，同時沒有寄生, i mHa0提昇被保護元件之運作速度。

I mos製程之積電路而電曰曰體，對於使用 i性。 σ 更此牦進舆其他mos元件之匹配裝 雖然本發明已以鲂 限定太癸日, 車又，圭貝靶例揭露如上，然其並非/ 丨民疋本發明，任何孰籴 ^ ^ f 神和範I内，當可；：Hi者’在不脫離本發明: 護範圍當視後附之“_ 0此本發明： T明寻利犯圍所界定者為準。

Claims (1)

1. 479292 六、申請專利範圍 1。 一種避免MOS元件遭受天線效應破壞之保護裝置， 包括： 一旁路PMOS電晶體，其閘極、源極、基體極耦接於一 第一電壓節點5其沒極麵接至上述MOS元件之閘極；當天 線效應累積之正電荷出現於上述MOS元件之閘極上時，上 述旁路PMOS電晶體將正電荷導入上述第一電壓節點，以避 免正電荷進入及破壞上述MOS元件； 一旁路NMOS電晶體，其閘極、源極、基體極耦接於一 第二電壓節點，其汲極耦接至上述MOS元件之閘極；當天 線效應累積之負電荷出現於上述MOS元件之閘極上時，上 述旁路NMOS電晶體將負電荷導入上述第二電壓節點，以避 免負電荷進入及破壞上述MOS元件。 2. —種避免MOS元件遭受天線效應破壞之方法，包 括： 設置一旁路PMOS電晶體於一第一電壓節點和上述MOS 元件之閘極間，上述旁路PMOS電晶體之閘極、源極、基體 極耦接於上述第一電壓節點，汲極耦接至上述M0S元件之 閘極； 設置一旁路NMOS電晶體於一第二電壓節點和上述M0S 元件之閘極間，上述旁路NMOS電晶體之閘極、源極、基體 極耦接於上述第二電壓節點，汲極耦接至上述M0S元件之 閘極； 當天線效應累積之正電荷出現於上述M0S元件之閘極 上時，上述旁路PMOS電晶體將正電荷導入上述第一電壓節

   0503-5953TWF-ptd 第10頁 479292 六、申請專利範圍 點，以避免正電荷進入及破壞上述MOS元件；當天線效應 累積之負電荷出現於上述MOS元件之閘極上時，上述旁路 NMOS電晶體將負電荷導入上述第二電壓節點，以避免負電 荷進入及破壞上述MOS元件。 ♦

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