TW477074B - Semiconductor device and method of fabricating the same - Google Patents
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Description
477074 五、發明說明Ο) 【發明背景】 【發明領域】 本發明係關於一種半導體裝置以及其製造方法，尤關 於具有高臨限電壓Vt的全空乏型DRAM以及其製造方法。 【相關技藝之說明】 近來，絕緣層上有矽（Silicon on Insulator，S0I) 的半導體坡置以及包含S〇 I/CMOS薄膜的半導體裝置尤其引 人注目。 其原因是SOI/CMOS薄膜已相對地容易找到其基板。因 此’ SOI/CMOS薄膜的技術有了長足的進步，並能量產。 附帶一提，SOI M0SFET也能減少在源極和汲極之間的 S/D (源極/汲極）接面的電容。 此外，全空乏（full depletion，FD)型M0SFET在裝置 設計上’可儘可能使S值（次臨限系數）接近於理想值（6 〇 mV/dec ) 。FD M0SFET因此在低電壓和高速率上較優於傳 統的塊體（bulk) CMOS。 ' 尤其’擴散層漏電的減少改進了 DRAM單元電晶體的保 留時間（hold time )。 然而’全空乏型（FD) M0SFET裝置設計上不能有較高 的次臨限電壓Vt。亦即，典型的^值小於〇· 3V。這會導致 半導體裝置在低電壓驅動，造成不適當的運作，特別是 入資料。 ^ on ， pd) 其解決方法包括部份空乏（partial depleti
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第4頁 477074 五、發明說明（2) 型電晶體的使用。然而，此部份空乏型電晶體的臨限電壓 Vt係依浮置體效應（floating body effects)或浮置體條 件（floating body condition)而改變，這阻止了電路運 作穩定的可能性。 再者，一典型的半導體裝置，或一DRAM，特別是DRAM 邏輯單位的電晶體，喪失了以上所述的高速率的優點。為 了這緣故，期望在DRAM中的電晶體單元由較高vt的全空乏 型電晶體加以實現。 此外，傳統半導體裝置在實際應用上，僅限於使用 NM0S電晶體。PM0S電晶體實際的使用較少，原因為基板電 壓的變化以及額外電源供應電路的需要。 同時，日本專利公開公報第平8 —373 1 2號描述了 s〇 I型 半導體裝置。其中所揭露的必要技術係：使SOI型CMOS内 之NM0S電晶體的絕緣閘極膜之厚度& PM0S電晶體的絕緣閘 極膜大；以致NM0S電晶體的臨限值在調整的同時並不影響 PM0S電晶體的臨限值。然而，此公報並沒有提出有關由 PM0S電晶體所組成的DRAM之說明或建議。 再者，曰本專利公開公報第平2 -209772號所揭露之技 術係·減低开》成於S 0 I基板上之μ 〇 s電晶體中之通道區域的 厚度；或者，使通道區域的傳導型態與源極-汲極的傳導 型態相似，以致於M0S電晶體在汲極崩潰電壓與運作速率 得以改善。此公報亦未提出有關由PM〇s電晶體所組成的 dram之說明或建議。
第5頁 477074 五、發明說明（3) 一一~ 【發明概要】 本發明之目的係解決以上所述之傳統技術的缺點，並 提供一種半導體裝置，尤其係一DRAM，其包含··一較高Vt 之全空乏型（FD) PM 0S電晶體，以及與該發明相關的製造方 法。 依ί本，明之半導體裝置，包含一單位單元用之電晶 體，該单位單元用之電晶體由一形成於s〇I基板上的”⑽ 電晶體構成。具體而言，依據本發明之半導體裝置係一 DRAM。此外，依據本發明之半導體裝置係一半導體裝置或 一 DRAM，其中該PM0S電晶體之閘極電極係由一 極所構成。 土 w炫电 d Ϊ i依據本發明之半導體裝置之製造方法係用以製 = 二一由形成於S01基板上的PM0S電晶體所構成的 中^亥半導體裝置係一DRAM' ;並且該 極係由一N型閘極電極所構成。 “曰體之閘極電 ，用以上所述之技術與結構，依 置與其製造方法可實現一齡古々入::知々之牛導體装 因此，在DRAM單元電晶體的：王；型(FD)電晶體。 為之足夠的運作邊際。再者，可/ 改善DRAM的保持時間。 τ削”電抓以有思義地 此外，此D R A Μ單元雷#和各丨 使擴散層隔離於基板盥氧^ 結構之電晶體以 電流。此細AM保留大幅降低擴散層漏 丨卞_呀間只現了一有意義的改善。 "+/ /U/4 — 五、發明說明（4) 晶㈣尤$進者’用於dram單元電晶體之SOI結構之PM0S電 =主之採用抑制了基板偏壓效應（或浮置體效應）。在此 ^ ’既然DRAM單元電晶體係一全空乏型（FD)電晶體， v t亦穩定。 又 【較佳實施例之詳細說明】 相關ί發明之本質、原理、效用，將從以下詳細說明以及 的符ί之附圖而更顯清楚；#中’相同的部份指定為相同 述。U下本發明之半導體裝置及其製造方法將依據附圖詳 圖1係顯示依據本發明第一實施例之半導體裝置1〇。 此半導體裝置10包含複數個電晶體單元20，由形成於一 SOI基板1上之複數個PM0S電‘晶體30所組成。此半導體 10特別期望為一DRAM。圖丨係顯示在此DRAM (半導體裝置 10 )之一部份中之一PM0S電晶體組態之例子之剖面圖。 度為{列如100㈣數量、級之嵌入的氧化物層2形成 5 土板1上。一作為兀件隔離區域的場氧化物層3界定 :-元件成長區域於此嵌入的氧化物層2上。一㈣通道區 ^以及-ρ型擴散層7分別形成於元件成長區域的中間和 :緣。在Ν型通道區域4上’透過氧化物層5的介入而形成 有一Ν型多晶石夕閘極電極6。舉例而t，Ν型通道區域4且有 一1· 0 X 1017cnr3數量級的雜質濃度。 ^ ^ 以DRAM為半導體裝置的-^體例子，形成於s〇i基板ι "f//U74 五、發明說明（5) ----- 上的PMOS電晶體30的閘極電極6最好是一 型閘極電極6可為，譬如：多晶石夕。 在依據本發明半導體裝置之具體例子DRAM 1〇中.，所 有電晶體單元20最好由形成於S0I基板}上的pM〇s電晶體3〇 所組成。特別是，以上所述之PM〇s電晶體3〇，最好具有由 N型多晶石夕所形成的閘極電極。 ' ^依據本發明之半導體裝置10之更詳細具體的例子中， 這些形成於SOI基板1上以組成])RAM邏輯單位的pM〇s電晶 體，被組構成得以在一低臨限電壓Vt驅動。同時，這些形 ^於SOI基板1上以組成⑽龍單元單位的pM〇s電晶體，被組 構成得以在一高臨限電壓vt驅動。 ^因此，以DRAM為具體例子的本發明之半導體裝置中， :·延些長在SOI基板1上用於邏輯單位之pM〇s電晶體， 最好具有由p型閘極電極所組成的閘極電極；而長在s〇i基 板上用於單位單元之PM0S電晶體，最好具有由N型閘極電 極所組成的閘極電極。 、牛例而a ，N型多晶石夕閘極電極6可由下列方式所形 2 :使所形成之未摻雜質多晶石夕遭受P0C1s氣 ，在氧化環境下加熱，俾使氟擴散到未摻雜質之多晶 石夕’以形成N型矽。 此雜貪濃度取決於擴散溫度。在此例中，約9 〇 〇。〇的 加熱使得濃度為1. 〇 x 1〇21 cm-3。
再者’本發明中，N型通道區域4的厚度設計成大約5 〇 nra ’雜質濃度設計成大約h 〇x 1(F cnr3，以使構成DRAM
477074 五、發明說明（6) 1 0之單元單位的該等單元電晶體2 0中之形成於s 〇 I基板1上 的PM0S電晶體30形成為全空乏型（FD)電晶體。 在本實例中，大於以上所述之雜質濃度將會阻止形成 於SOI基板上的PM0S電晶體30之空乏層在運作時延伸到喪 入的氧化物膜2中，因此最終成為部份空乏型（p d )電晶 體。
既然本發明採用以上所述之結構，形成於3〇 I基板1上 的PM0S電晶體30為全空乏型（FD)電晶體。因此，在運作 時’PM0S電晶體30之空乏層延伸到傲入的氧化物膜2中； 憑此，閘極氧化物膜、空乏層、以及嵌入的氧化物膜係串 聯成為閘極電容值。此閘極電容值與那些塊體電晶體和部 份空乏型（PD )電晶體比較，明顯地小。 這可減少次臨限係數（sub-threshold coef f i c i ent) (S ) ’ .完成較小OFF電流的低Vt電晶體。此次 臨限係數由以下方程式1所得： S=lnl0 X (kT/q) x (1+Cd/Cox) = 2·3 x 0·0259 (室溫）χ (1 + ε s i · t ox/ ε οχ · d) _ (1) 在方程式1中’ k代表波茲曼（Boltzmann)常數、τ代表 溫度、q代表電荷量、Cd代表一層由S0I膜+嵌入的氧化物 膜所構成的電容值、以及Cox代表閘極氧化物膜之電容 值。此外，ε si代表Si之電介質常數、tox代表閘極氧化 物膜的厚度、以及£ ox代表一氧化物膜的介電常數。
第9頁 477074 五、發明說明（7) … 在全空乏型（FD)電晶體中，d( = S〇I膜厚度+嵌入的氧 化物膜厚度）>> tox。這使得S值，或次臨限係數，的近 似值達到理想值（60 mV/dec)。 然而，全空乏型（FD)PMOS電晶體有下列問題：其通道 雜質濃度不能形成得更高，以使臨限電壓V t設定於顯著高 的值。 拳 另一方面，部份空乏塑（PD)電晶體有下列優勢：臨限 電壓Vt的控制可藉由通道濃度而自由地設計。雖然如此， 因為非空乏區域存在於部份的通道，所以於汲極端產生的 熱載子（電洞）造成基板電流，使電荷累積於部份通道中的 非^乏區域。這使得另一問題產生，亦即基板偏壓效應 (浮置體效應）會改變臨限電壓以，以及感應寄生雙載子運 作。在極端情形，此現象亦會發生於全空乏型中。 口此’在此具體例子中，，期望實現具有較高臨限電壓 白勺王工乏型（F D )電晶體。特別地，為了保持資料以及確保 ^測放大器的操作邊際之緣故，DRAM單元電晶體需要相當
如今’全空乏型（FD)電晶體的臨限電壓Vt由下列的2 程式2所得出。
Vt = Vfb+2^B-q.NA. Tsoi/Cox (2) η 程式2中，Vfb代表平帶電壓、㈣代表功函數、 代表電荷*、NA代表載子數目、Ts〇i代表s〇 =、 以及Cox代表严極氧化物膜的電容值。 旱又 口此藉由使用具有閘極電極由N型多晶石夕所形成的
第10頁 477074 五、發明說明（8) PM0S電晶體之DRAM單元電晶體 Vt可被設計成較高之值。 增加了从7 J功函數到Vf b使得 此外，電洞，或PM0S的載子，會產生 中之電子所產生的基板電流小的基板電流 壓效應（浮置體效應）。 & 兹將參照圖2A與2B詳細說明依據本發 導體裝置。 一相較於在NM0S °此抑制基板偏 明第二實例之半 上述之第一實例的關中’這些構成的單元電 體的PM0S電曰曰體所被組構成藉由高臨限電壓vt所驅動。 m.題，因為觀中的那些邏輯單位麵電晶體亦 :被二：面Vt ’然而在高速操作下，他們係以低的臨限電 壓Vt為佳。 曰曰 因此，在此第二實例中，利用摻雜雜質至多晶矽的方 法使PM0S電晶體的閘極電極8首先形成於s〇l基板工上，如 圖2 A所示。此處’閘極電極8係由含有雜質濃度約在5. 〇 X 1 〇19 cnr3數量級的n型多晶矽所形成。 對於形成於SO I基板1上以便由通常低的臨限電壓v t所 啟動之作為邏輯電晶體用的PM〇s電晶體3〇而言，利用離子 $直入法植入數量級在5·〇χ 1〇15 cm-2的硼，以便形成p型擴 散層，並使閘極電極從N型反轉至p型。 這降低了以上所述之一般方程式的Vfb中所包含的功 函數’该方程式表示了 pM〇S電晶體3〇的臨限電壓vt。既然 此差異降低了 PM0S電晶體3〇的臨限電壓vt，故可實現在由 低臨限電壓vt所驅動的PM0S電晶體3〇。
鲁
第11頁 477074 五、發明說明（9) 同時，如圖2B所示，在SOI基板1上的PM0S單元電晶體 20係藉由植入1· Οχ i〇“ cm-2的硼所形成，該離子植入法同 時形成P型擴散層。 在此情況，所得到的擴散層為P型，並且雜質濃度 低，同時閘極電極仍為N型，不被反轉成p型。這使得形成 於SOI基板1上的PM0S電晶體30可形成為由高臨限電壓以所 驅動，正如以上具體例子所述。 由前述說明顯然可知，本發明中之半導體衰置製造方 法’尤其本發明中之DRAM製造方法係一僅由形成於s〇i基 板上的PM0S電晶體所構成的單元電晶體之半導體裝置之製 造方法，尤·其係DRAM之製造方法。 、 此外’在依據本發明之半導體裝置製造方法中，形成 於SOI基板1上的PM0S電晶體之閘極電極最好由N型閘極電 極所組成。 尤有進者，在依據本發明之半導體裝置製造方法中， 形成於SO I基板1上的PM0S電晶體之閘極電極亦最好由合古 N型雜質的多晶㈣形成。 同時’在依據本發明之半導體裝置製造方法中，形成 於SOI基板1上以構成邏輯單位的PM0S電晶體之形成最好係 使P型擴散層形成且電晶體之閘極電極從^型反轉成卩型。' 形成於SOI基板1上以構成單元單位的PM0S電晶體之形成最 好係使P型擴散層形成且電晶體之閘極電極維持為N型。 依據本發明之半導體裝置可提供下列優點。 第一優點係··可使形成於全空乏型（FD)s〇I基板1上之
477074 五、發明說明（ίο) PM0S電晶體具有較高的臨限電壓Vt。因而，在DRAM單元電 晶體應用中，可確保感測放大器所用之充足的操作邊際。 此外，可降低OFF電流，以允許DRAM保持時間中之有 意義的改良。 再者’第 >一優點係· DR A Μ早元電晶體所用之s 〇 I結構 PM0S電晶體之採用允許擴散層隔離於基板與氧化物膜，藉 以大大降低擴散層漏電流。 3 更且，第三優點係：DRAM單元電晶體所用之s〇I結構 PM0S電晶體之採用抑制基板偏壓效應（浮置體效應）。身 全空乏型（FD)電晶體之DRAM單元電晶體亦提供η穩定化: 雖然業已說明目前認為係本發明+瓦从—> /丨y 7站π : +知明之最佳實施例，但應 了解可對其進行各種修改，且申嗜直& # ^ ^ ^ ^ T明專利範圍意圖涵蓋所有 此等修改於本發明之真正精神與範 有
477074 圖式簡單說明 - 圖1係顯示依據本發明第一實施例之半導體裝置結構 之剖面圖；並且 圖2A與2B係顯示依據本發明第二實施例之半導體裝置 結構之剖面圖。 〔符號說明〕 1 SOI基板 2 嵌入的氧化物層 3 場氧化物層 4 N型通道區域 5 氧化物層 6 閘極電極 7 ρ型擴散層 8 閘極電極 10 半導體裝置（DRAM) 20 單元電晶體 30 PM0S電晶體
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- 477074.,-.·, Ί 銮Φ ί --Ά 89114577 玍（I月巧日 修正_ 六、申請專利範圍 ^ 1 · 一種半導體裝置，包含： 一DRAM，其單元電晶體僅由形成於一s〇I基板上的 PM0S電晶體所構成。 ^如申請專利範圍第1項之半導體裝置，其中該PM〇s電晶 體之閘極電極係由一 N型閘極電極所構成。 3·如申請專利範圍第2項之半導體裝置，其中該pM〇s電晶 體之閘極電極係由一 N型多晶矽所形成的閘極電極。 4·如申請專利範圍第丨項之半導體裝置，其中該單元電晶 體之该PM0S電晶體係由—高臨限電壓所驅動，且該DRAM由 具有-PMQS電晶Μ之—邏輯單位所構成，料該邏輯單位 係以一低臨限電壓所驅動。 5 ·如申請專利範圍第4頂 > 主^ ^ 固币4貝之+導體裝置，其中用於邏輯 位的PM0S電晶體之閘極雷炻仫 j往电極係一 Ρ型閘極電極；且用於為 元電晶體的PM0S電晶體之鬥托平Λ 电日日篮之閘極電極係一Ν型閘極電極。 該半導體裝置具有DRAM， 由形成於一SOI基板上之 之形成步驟。6· —種半導體裝置之製造方法， 該半導體裝置之製造方法包含僅 PM0S電晶體所構成的單元電晶體 體裝置之製造方法，其中 如申請專利範圍第6項之半導第15頁 案號 891UR7 了 六、申請專利範圍 該PMOS電晶體> μ # & 甲n電極係由一 N型閘極電極所構成。 8.如申請專利範圍第7 該PMOS電晶體之閘朽/之+導體4置之製造方法’其中 閑極電極係由N型多晶矽所製成。 9 ·如申請專利範圍箆 該DRAM包含一邏輯m項之半導體裝置之製造方法，其中 一 平位，且 當形成用於該邏輕w 擴散層，且此電晶辦％早位之PM0S電晶體時，形成一P型 當形成用於Ϊ單之閘極電極型反轉成P型；並且 型擴散層，且此電曰70單位之該”⑽電晶體時，形成一P ”日日體之閘極電極維持為N型。第16頁
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