TW441027B - Formation method of SRAM buried contact - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 26
- 230000015572 biosynthetic process Effects 0.000 title claims abstract 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 57
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 54
- 239000010703 silicon Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000000463 material Substances 0.000 claims description 10
- 230000015654 memory Effects 0.000 claims description 10
- 230000003068 static effect Effects 0.000 claims description 8
- 239000004576 sand Substances 0.000 claims description 7
- 230000002079 cooperative effect Effects 0.000 claims description 6
- 239000013078 crystal Substances 0.000 claims description 3
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 claims 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 238000000059 patterning Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 3
- 238000012856 packing Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- VPGRYOFKCNULNK-ACXQXYJUSA-N Deoxycorticosterone acetate Chemical compound C1CC2=CC(=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H](C(=O)COC(=O)C)[C@@]1(C)CC2 VPGRYOFKCNULNK-ACXQXYJUSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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Description
經濟部智慧財產局員工消費合作社印製 4 41 02 7 A7 5582twf.doc/0〇8 _ B7 五、發明說明（f ) 本發明是有關於一種靜態隨機存取記憶體（Static Random Access Memory ; SRAM)的製造方法，且特別是有 關於一種SRAM中埋入式接觸窗(Buried Contact)的製造方 法。 由於SRAM是所有半導體記憶體中速度最快者，因此 可應用範圍極廣’例如作爲電腦資料之快取等。目前SRAM 已廣泛應用於迷你電腦'微處理器系統等一類的數位設備 中。 SRAM的結構基本上可區分爲記憶胞(Memory Cell)區 和週邊電路(PeriPhei7 Circuit)g°其中記憶胞區的單一記憶 胞是用來儲存資料；而週邊電路區則是爲一些位址解碼器 (Address Decoder)用來將記憶胞區的記憶胞之位址加以解 碼，以及一些與記憶體操作相關的電路。 習知SRAM中的接觸窗結構，大部份是形成在源極/ 汲極區之上，但對於某些需要高積集度（Integrity)的積體電 路而言，這種接觸窗的作法就顯得非常不適用。因此’一 種適用於局部內連線(Local Interconnects)的埋入式接觸窗 便因應.而牛。埋入式接觸窗瓦減少晶片的使用面積，例如 應用在SRAM上時，可減少約25%的使用面積。因此’埋 入式接觸窗的製作在高密度產品上具有極高的效益。 第1A圖至第1D圖所繪示爲習知SRAM的埋入式接觸 窗之製造流程剖面圖。首先請參照第1A圖，提供一基底 100，接著在基底表面上依序形成一層閘氧化層1〇2與 —層多晶砂層104。之後，定義多晶砂層104與閘氧化層 3 ------^------ - --------訂·------ ---線 I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中0國家標準（CN’S)A4規格（210x 297公釐） 經濟部智慧財產局員工消費合作社印製 441027 A7 5582t\vf.doc/008_B7__ 五、發明說明（Ί/) 102，以形成埋入式接觸窗開口 105。 請參照第1B圖，續之，於基底上方，形成一層多 晶矽層106，此晶矽層106塡入埋入式接觸窗開口 1〇5之 中。接著，於埋入式接觸窗口所裸露之基底100中，形成 一埋入式接觸窗108。 請參照第1C圖，之後於多晶矽層106上，形成一光阻 層110,用來定義多晶矽層106與104,以形成多晶矽閘極， 繼之，以光阻層Π0爲罩幕，圖案化多晶矽層106與104 以及閘氧化層102,以分別形成多晶矽層106a與104a以及 閘氧化層l〇2a，並裸露出欲形成源極/汲極區之部份基底 100表面。由於在埋入式接觸窗108上方僅覆蓋有一層多晶 矽層106,而非埋入式接觸窗區域之基底100上方則覆蓋有 兩層多晶矽層104與106,再加上基底100之材質與多晶矽 層106之材質相近，因此在進行定義多晶矽層104與106 以及氧化矽層102的過程中，容易在蝕刻移除埋入式接觸 窗108上方的部份多晶矽層106之後，繼續蝕刻移除部份 埋入式接觸窗108所形成處的基底100,而在埋入式接觸窗 108中形成砂溝（silicon trench)l 14，此砍溝1係·爲漏霉疏 的主要來源，並且當矽溝現象更加嚴重時，甚至會切斷埋 入式接觸窗1〇8(如第1C圖所示），導致後續形成之源及/汲 極區與埋入式接觸窗108產生斷路。 請參照第1D圖，接著，移除光阻層110，之後以多晶 矽層106a與104a以及閘氧化層102a爲罩幕，基底100進 行離子植入，以在基底1〇〇中形成源極/汲極區116 ^ 4 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------- 裝--------訂---------線 I <請先間讀背面之注意事項再填寫本頁) Λ7 B7 J2 7 5 5 82twf_docA)()8 五、發明說明（b ) 習知在定義多晶矽層106與104以及閘氧化層102以 形成多晶矽閘極的過程中，會因爲埋入式接觸窗108上僅 覆蓋有一層多晶矽層106,因此在移除部份多晶矽層106 時，同時移除部份埋入式接觸窗108形成處之基底100，並 且形成政_溝114。當所形成之矽溝114的深度較大，會導致 基底100的埋入式接觸窗108 SL源極^的接 觸截面積減少，因而引起電阻的上升。而深渡本大的矽溝 114甚至會造成埋入式接觸窗極區116之間 流通的電流改變路徑，反而透過下方基底100接地而有接 觸漏電(junction leakage)現象的發生。 因此本發明就是在提供一種靜態隨機存取記憶體之埋 入式接觸窗的形成方法，此方法簡述如下：首先提供一基 底，於其上依序形成一層閘氧化層、一層第一導電層以及 一層罩幕層。之後，於罩幕層、第一導電層以及聞氧化層 中形成裸露部份基底之埋入式接觸窗開口。接著，於埋入 式接觸窗開口中形成一磊晶矽層，並塡滿埋入式掊觸窗P 口。繼之，移除罩幕層，並於基底上方形滅一層ϋ二導電 層。續之，於磊晶矽層下方的部份基底虫_，肢成一埋入式 接觸窗，接著，zimmm ^ m-mmm > 層以及閘氧化層，直到裸露出部份基底以及部份埋入式接 觸窗。·最後，以第二導電層、第一導電層、磊晶矽層爲罩 幕，於基底中形成融合部份埋入式接觸窗的源極/汲極區。 在埋入式接觸窗上方覆蓋之磊晶矽層與第二導電層之 厚度與非埋入式接觸窗區域上之第一導電層與第二導電層 5 私紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝--------訂---------線 經濟部智慧財產局員工消費合作社印製 9 9 A7 B7 5582twf.doc/008 五、發明說明（屮） 之厚度相當，因此在定義第一導電層與第二導電層'晶晶 矽層以及閘氧化層形成閘極結構的過程中’不會發生如同 習知因爲在埋入式接觸窗上方所覆蓋的導電層僅一層’造 成基底過蝕刻，而產生矽溝現象的問題。 爲讓本發明之上述和其他目的'特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式’作詳 細說明如下： 圖式之簡單說明： 第1A圖至第1D圖所繪示爲習知SRAM的埋入式接觸 窗之製造流程剖面圖；以及 第2A圖至第2E圜所示，爲根據本發明一較佳實施例 之一種SRAM之埋入式接觸窗之製造方法流程剖面圖。 其中，各圖標號與構件名稱之關係如下： 100、200 :基底 102、102a、202、202a :閘氧化層 104、 104a、106 ' 106a、204 ' 204a、2l〇、210a :導電層 105、 207 :埋入式接觸窗開口 108、214 :埋入式接觸窗 110、216 :光阻層 114 :矽溝 116、220 :源極/汲極區 206 :罩幕層 208、208a :磊晶矽層 212 :離子植入製程 6 (請先閱讀背面之注意事項再填寫本頁) 裝------ 訂---------線 經濟部智慧財產局員工消費合作社印說 本紙張尺度過用中國國家標準（CNS)A4規格（210 x 297公《 ) 經濟部智慧財產局員工消費合作社印制Λ 4 4102 7 A7 5582t\vf.doc/008_β7 五、發明說明（(ί ) 實施例 第2A圖至第2E圖所示，爲根據本發明一較佳實施例 之一種SRAM之埋入式接觸窗之製造方法流程剖面圖。 請參照第2A圖，首先提供一基底200，於基底200上 依序形成一層閘氧化層202、一層導電層204與一層罩幕層 206。其中，罩幕層206例般是=¾氧化矽層或是_一層氮化 矽層。接著，定義罩幕層206、導電層204以及閘氧化層 —. 202，以在罩幕層206、導電層204與閘氧化層202中形成 埋入式接觸窗口 207,此埋入接觸窗開口 207裸露出部份基 底200之表面。 續之，請參照第2B圖，進五_一選擇性磊晶矽成長 (selective epitaxial growth)步驟，以在埋入式接觸窗口 207 所裸露之基底200表面上形成一層磊晶矽層208,並且磊晶 矽層208塡滿埋入式接觸窗口 207,而磊晶矽層208約與導 電層204共表面。一般趾言，選._磊晶矽成長有兩種型 態，第一種係爲矽原子僅在矽基底上進行磊晶成長，而在 其他材質層上(以本實施例之罩幕層爲例），由於其材質與矽 不同，因此矽原子並不會在其上進行磊晶矽成長。第二種 磊晶矽型態則是矽原子會在不同材質基板上進行磊晶矽成 長，但是在不同材質上所磊晶之晶格排列並不相同，例如 在矽基板上形成複晶矽磊晶，而在氧化層上則形成非晶砍 晶晶。 在本實施例中，係以第一型態之選擇性磊晶矽成長進 7 (請先閱讀背面之注意事項再填寫本頁) -裝 -----訂 ----- 線 本紙張尺度適用中國國家標準（CNS)A-l規格（210 X 297公釐） 經濟部智慧財產局員工消費合作社印製 5582tvvf.doc/008 37 五、發明說明（G) 行基底上方的磊晶步驟，由於在非埋入式接觸窗口 207之 區域，被罩幕層206所覆蓋，因此在選擇性磊晶矽成長步 驟中，並不會在罩幕層上206形成磊晶矽層。 繼之，請參照第2C圖，移除罩幕層206，由於以磊晶 矽層208塡滿埋入式接觸窗開口 207,因此在基底200上方 之導電層204與蓋層208,可提供一高低落差較小的表 面。之後，在磊晶矽層208與導電層204上形成一層導電 層210。接著，進行一離子植入製程212，以在埋入式接觸 窗口 207所裸露之部份基底200中，也就是磊晶矽層208 下方的基底200中，形成埋入式接觸窗214，由於在非埋入 式接觸窗口區域上方覆蓋有一層閘氧化層202,因此會阻擋 離子植入製程所植入之離子谁入-韭捆Λ式捽崎濟[I區母之 基底200中。 接著，請參照第2D圖，於導電層210上形成一圖案化 光阻層216，此圖案化光阻216係用來定義導電層210與 204 '磊晶矽層208以及閘氧化層202，以形成閘極結構， 繼之，以圖案化光阻層216爲罩幕，圖案化導電層210與 204、磊晶矽層208以及閘氧化層202，以分別形成導電層 210a與204a、磊晶矽層208a以及閘氧化層202a，並裸露 出欲形成源極/汲極區之部份基底200表面以及部份埋入式 接觸窗214。 由於埋入式接觸窗214與非埋入式接觸窗區域之間的 高度差較小，也就是在埋入式接觸窗214上方覆蓋之磊晶 矽層208與導電層210之厚度與非埋入式接觸窗區域上之 8 本紙張尺度適用令國國家標準（CNS)A4規格（210=297公釐) -----------------------訂 --------線 (請先閱讀背面之注意事項再填寫本頁) ^ η 〇 j
' j I 5 5 82t\vf.doc/0 08 五、發明說明（） 導電層210與204之厚度相當，因此在定義導電層210與 204、磊晶矽層208以及閘氧化層202形成閘極結構的過程 中，不會因爲在埋入式接觸窗214上方所覆蓋的導電層僅 一層，造成基底200過蝕刻，而產生矽溝現象的問題。 之後，請參照第2E圖，移除圖案化光阻層216，以導 電層210與204a、磊晶矽層208a以及閘氧化層202a爲罩 幕，在基底200中形成一源極/汲極區220，而部份源極/汲 極區220與埋入式接觸窗214之部份融合。 由於覆蓋埋入式接觸窗214與非埋入式接觸窗區域之 導電層與磊晶矽層之間的高低差較低，因此在定義形成閘 極結構的過程中，可以避免習知矽溝現象的發生，而矽溝 爾象所浩成的涸橄/汛廠區逛拥人忒培觸德夕問的零明掃 高、漏電流等問題都可以得到解決。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 <請先閱讀背面之注意事項再填寫本頁) — ! 111 訂·!----- 經濟部智慧財產局員工消費合作社印ΐΛ 9 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公爱）
Claims (1)
- 經濟部智慧財產局員工消費合作社印製 4 410 2 7 as C8 _5 582t\vf.doc/008_™_ 六、申請專利範圍 1. 一種靜態隨機存取記憶體之埋入式接觸窗的形成 方法，其適用於一基底，其方法包括： 於該基底上依序形成一閘氧化層、一第一導電層以及 一罩幕層，該第一導電層具有一表面； 於該罩幕層、該第一導電層以及該閘氧化層中形成裸 露部份該基底之一埋入式接觸窗開口； 於該埋入式接觸窗開口所裸露之部份該基底之表面 上，形成一磊晶矽層，其中該磊晶矽層塡滿該埋入式接觸 窗開口，且該磊晶矽層具有一表面； 移除該罩幕層； 於該基底上方形成一第二導電層； 於該磊晶矽層下方的部份該基底中，形成一埋入式接 觸窗： 圖案化該第二導電層、該第一導電層、該磊晶矽層以 及該閘氧化層，直到裸露出部份該基底以及部份該埋入式 接觸窗；以及 以該第二導電層、該第一導電層、該磊晶矽層爲罩幕， 於該基底中形成融合部份埋入式接觸窗的一源極/汲極區。 2. 如申請專利範圍第1項所述之靜態隨機存取記憶體 之埋入式接觸窗的形成方法，其中該磊晶矽層之該表面與 該第一導電層之該表面等高。 3. 如申請專利範圍第1項所述之靜態隨機存取記憶體 之埋入式接觸窗的形成方法，其中該罩幕層之材質包括氧 化砂。 10 -------------裝--------訂---------線_ I (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） 8 00 00¾ ABCD i 4 丨 Ο 2 7 5 5 82t\vf. doc/OO 8 六、申請專利範圍 4. 如申請專利範圍第1項所述之靜態隨機存取記憶體 之埋入式接觸窗的形成方法，其中該罩幕層之材質包括氮 化砂。 5. —種靜態隨機存取記憶體之埋入式接觸窗的形成 方法，其適用於一基底，該基底上已形成有具有一埋入式+ 接觸窗開口之一閘氧化層、一第一導電層與一罩幕層，其 方法包括： 進行一選擇性磊晶砂成長步驟’於該埋入式接觸窗開 口中形成一磊晶矽層，並塡.滿埋入式接觸窗開口，且該磊 晶矽層具有一表面； 移除該罩幕層； 於該基底上方形成一第二導電層； 於該磊晶矽層下方的部份該基底中，形成一埋入式接 觸窗： 圖案化該第二導電層、該第一導電層、該磊晶矽層以 及該閘氧化層，直到裸露出部份該基底以及部份該埋入式 接觸窗；以及 以該第二導電層、該第一導電層、該磊晶矽層爲罩幕， 於該基底中形成融合部份埋入式接觸窗的一源極/汲極區。 6. 如申m專職陽5柯述之__存取記憶體 之埋入式接觸窗的形成方法，其中該晶晶砂層之該表面舆 該第一導電層之一表面等高。 7. 如申S轉觀圍第5娜述之_關存取記憶體 之埋入式接觸窗的形成方法’其中該罩幕層之材質包括氧 \ 1 ^ (ΓΝ^Ί Λ.1 ia {〇]n.. --- -------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4 41 02 7 A8 R8 C8 5582twf,doc/008_™_ t、申請專利範圍 化石夕。 8.如申請專利範圍第5項所述之靜態隨機存取記憶體 之埋入式接觸窗的形成方法，其中該罩幕層之材質包括氮 化砂。 ------------1 --------訂---------1 , (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用t國國家標準（CNS)A.l規格（21〇x 297公釐）
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW089107550A TW441027B (en) | 2000-04-21 | 2000-04-21 | Formation method of SRAM buried contact |
| US09/578,227 US6287909B1 (en) | 2000-04-21 | 2000-05-24 | Method of fabricating a static random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW089107550A TW441027B (en) | 2000-04-21 | 2000-04-21 | Formation method of SRAM buried contact |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW441027B true TW441027B (en) | 2001-06-16 |
Family
ID=21659477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW089107550A TW441027B (en) | 2000-04-21 | 2000-04-21 | Formation method of SRAM buried contact |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6287909B1 (zh) |
| TW (1) | TW441027B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7798600B2 (en) * | 2005-10-11 | 2010-09-21 | Silverbrook Research Pty Ltd | Method of purging a printhead using coordinated pressure device and in-line valve |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998269A (en) * | 1998-03-05 | 1999-12-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Technology for high performance buried contact and tungsten polycide gate integration |
-
2000
- 2000-04-21 TW TW089107550A patent/TW441027B/zh not_active IP Right Cessation
- 2000-05-24 US US09/578,227 patent/US6287909B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6287909B1 (en) | 2001-09-11 |
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|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MK4A | Expiration of patent term of an invention patent |