TW441022B - Method for manufacturing the concave gate of semiconductor - Google Patents

Method for manufacturing the concave gate of semiconductor Download PDF

Info

Publication number
TW441022B
TW441022B TW89104049A TW89104049A TW441022B TW 441022 B TW441022 B TW 441022B TW 89104049 A TW89104049 A TW 89104049A TW 89104049 A TW89104049 A TW 89104049A TW 441022 B TW441022 B TW 441022B
Authority
TW
Taiwan
Prior art keywords
layer
trench
patent application
scope
item
Prior art date
Application number
TW89104049A
Other languages
English (en)
Inventor
Li-De Lin
Hung-Yuan Tau
Huan-Je Lin
Jia-Shiung Tsai
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Priority to TW89104049A priority Critical patent/TW441022B/zh
Application granted granted Critical
Publication of TW441022B publication Critical patent/TW441022B/zh

Links

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

r、.’ 44102 五、發明說明(l) 5 -1發明領域: 本發明係有關於一種積體電路 有關於-種形成内凹式閘極線路的方法:* 、、’特別 5-2發明背景: 所明積體電路(integrated ci IC , , H . 特定特定電路所雹的夂插雷工-放ώ R) 此疋把 女丨描β :: 各電子疋件及線路,縮小並製作在 、僅及2平方公分,或更小的面積上的一種電子產品。 體電路大多是由數以萬計’大小需要由顯微鏡才能 至的固私電子元件所組合而成的’因此我們又習慣以 祕電子元件(microelectronics)"來稱乎它。 一般習慣以線路所能設計與製造的最小線寬,所使用 的晶片直徑’及動態隨機存取記憶體(dynam i c random access memory,DRAM)所能儲存的容量,來評斷積體電路 製程的發展情形,且可以發現積體電路的技術發展趨勢是 往較大的晶片,及較小的線寬來進化的。 通常積體電路内的線路有電晶體元件中的閘極(稱字 元線)、位元線、及内連線的導線等’為了降低線路的線 寬’至今仍持續地發展更好的材料及製程方法等。
44102〇 五、發明說明(2)
半導體線路的嫂办始I 體積縮小,以節二1 ' '、 此使的積體電路整體的 Λ卽嗜空間及創造半導 能使其内元件的$ & ± Α 〒股座茶更多的利潤,更 it } ^ B m的運作速度加快,如縮小閘極的線育,% & 縮小電晶體源/、、β k日日α α β "工〜深見,則為 行「開」、「關 θ 、 c annel ),使該電晶體進 增加。 關」動作時電子行徑較短’故:其運作速度能 實r Ϊ =寬為〇_13微来(")以下甚至0‘1微米以下的線 羌^由其閘極)而言,由於限於材料、製程技術、甚至電 流特性的關係,若將整體積體電路線路縮小,則其製作會 更加困難,因此研發出一種稱為内凹式的閘極線^ ^就閘 極的製作而言,所謂内凹式閘極,主要即是把傳統的四方 結面的閘極導體1 0與閘極介電層11 (如第一圖所示)之下部 設計成向内凹陷,如第二A圖所示,其與底材1 2以較小的 寬度接觸,源/汲極13間的距離較短,所以通道(Channei) 1 4較短’使電子通過的時間較少,故能使此電晶體的運作 加快,對於未來之積體電路的效率趨勢而言,確有其價值 —般製作此種内凹式閘極通常乃先形成一四方截面之 閘極導體於閉極介電層上,在以等向性蝕刻的程序將此閘 極的下部蝕刻成内凹形狀’但以此種程序製作内凹處1 5時 ,無法準確控制其餘刻的程度’往往姓刻過度而造成過於
第5頁 441022
圖所示,嚴重者甚至可能會造成閘 ,如此無法控制餘刻程度的問題, 五、發明說明(3) 凹陷的狀況,如第二B 極從底材上剝離的情形 實對此製程造成困擾Γ 製作内凹式閘極的方 更確保:此半導體製程 根據上述原因’實有必要發展一 法’使得其内凹的程度得以控制,以 的穩定,提升產品良率。 5 - 3發明目的及概述: 鑒於上述之發明背景中,傳統製作内凹式閘極時所產 生的缺點,本發明的目的在降低内凹處的困難度,且可控 制内凹處的形成’以提升產品良率。 本發明的再一目的,係用以降低電晶體之源/汲極之 間的介面電容量以增加其運作速度。 根據以上所述之目的’本發明提供了製作積體電路中 之一閘極的方法,在一實施例中,首先提供一底材;形成 第氧化層於底材上’开>成一第一氮化石夕層於第一氧化 層上;形成一第二氧化層於第一氮化矽層上。接著,形成 一光阻層於第二氧化層上’光阻層上有一閘極區域的圖案 ’以此光阻層為罩幕,#刻第二氧化層直到第一氮化矽層 Ιϋίϋ 第6頁 五、發明說明(4) 曝露出來,以形成一溝渠;然後移除光阻層。形成一第二 氮化矽層於溝渠之侧壁及底部與第二氧化層的上表面上, 再回蝕此第二氮化矽層’移除在第二氧化層上表面的部分 第二氮化石夕層及第一氮化石夕層、與溝渠之側壁上部的第二 氮化矽層,及溝渠内的部分底部上的第二氮化矽層和第一 氮化珍磨’使得溝渠部分底部的第一氧化層’曝露出來;除 去曝露出來的溝渠部分底部之第一氧化層,以使部分該底 材曝露出來。形成一閘極介電層於溝渠内之曝露出來的該 底村上;形成一導體層於閘極介電層上與第二氮化矽層上 ’且填滿溝渠’並使用化學機械研磨法(chemical mechanical polishing,CMP)以完成閘極的製作,最後, 移除第二氧化層。 於另一實施例中,提供 有機介電 於底材上;形成一 有機介 阻層上 氧化層 露出來 側壁及 墊層上 表面氮 及溝渠 渠之部 電層上 一底材,再形成一 層於第一氧化層上 接著,形成一光阻 # —閘極區域的圖案 阻層;蝕刻 ;移除光 ,以形成 底部與第 ;回蝕氮 化矽層及 内的部分 分底部的 :以光 有機介 下來, 上表面 塾層, 渠側壁 分氮化 曝露出 二氧化層於 化層上,光 ,蝕刻第二 一氧化層曝 層於溝渠之 化石夕層於襯 —乳化層上 氮化石夕層、 層,此時溝 一溝渠。接 二氧化層的 化矽層及襯 襯塾層、溝 底部上的部 第一氧化層 第一氧化層 ;形成一第 層於第二氧 阻層為罩幕 電層直到第 積一概整 ’沉積一氣 移除位於第 上部的部分 石夕層及襯墊 來,且襯塾
第7頁 4 41 0 2 2 五、發明說明(5) / 層仍然覆蓋溝渠中之有機介電層的表面;除去曝露出來的 溝渠部分底部之第一氧化層,以使底材曝露出來。形成一 開極介電層於溝渠内之曝露出來的底材上;形成一導體層 於閘極介電層上與氮化矽層上,且填滿溝渠,並使用化學 機械研磨法(chemicaI mechanicai p〇lishing,CMp)以完 成閘極的製作;再移除第二氧化層及有機介電層β 5-4圖式簡單說明: :-圖係表示傳統之四方截面之間極。 =:Α圖係表示傳統之内凹式閘極。 之過於:Β陷圖:隋表形' 傳統之内凹式間極因蝕刻過度所造成 内凹。本發明之-實施例中之形成- 形成J示本發明之另-實施例中之 主要部分之代表符號: 10 閘極導體 Π 閘極介電層 12 底材 13 源/汲極
441022 五、發明說明(6) 14 通道 15 内凹處 100 底材 101 氧化層 102 氮化矽層 103 犧牲層 104 光阻層 105 溝渠 10 6 氮化石夕層 107 閘極介電層 108 導體層 2 0 0 底材 201 氧化層 202 有機介電層 203 氧化層 204 犧牲層 205 光阻層 2 0 6 溝渠 2 0 7 襯墊層 20 8 氮化矽層 2 0 9 閘極介墊層 210 多晶矽層 211 内凹處
第9頁 441022
5 - 5發明詳細說明: 在半導體製程之〇· 13以下的金屬導線、 的製作方法,由於製程不容易,展二或位兀線 構,本發明之内凹式結仏二;二=結 犧牲層先形成_積體電路線路(如閘極)的 J用 將:體形f於此模中,#成線路後在將此犧牲層移除:於 一實施例中,此犧牲層乃用氧化物為材料;另一實施中 ’則使用有機介電質,因其形成溝渠時,較易停在 化層上及閘極形成後較易移除的好處。 參見第三圖,對於積體電路之一閘極的製作而古,在 第一實施例中,首先提供一底材i 00,待以標準程&完成 此底材1 00内部所須的製程後,再以傳統的方法如化學氣 相沉積法(chemical vapor deposition, CVD)或熱氧化法 (thermal oxidation)等,於其上形成一厚度約1〇〇埃左 右的氧化層1 01。接著’可再沉積一氮化矽層i 〇 2於氧化層 1 0 1上,以避免後續蝕刻製程中對底材1 〇 〇造成損害。然後 ’於此氣彳匕石夕層102上形成一犧牲層(sacrificial layer )1 03 ’於此實施例中其材質為氧化物◊接下來的步驟則是 在此犧牲層1 0 3上形成一光阻層1.0 4,此光阻層以微影的程 序如曝光、顯影等形成一閘極的圖案。
第10頁 ^ di 02 2
1 03進扞蝕釗古光阻層104為蝕刻罩幕,對氧化物犧牲層 一 ,,直至氮化矽層曝露出來,如第四圖所示 ’ 渠105已形成,此溝渠1〇5即為製作閘極的「模 ,接者移除光阻層。 參見第五圖,在所有表面上(包含氧化物犧牲層103的 上^面、冑渠105的側壁及底部表面)沉積—絕緣層1〇6, ,吊採用氮化矽層,再予以回蝕(etching back)來移除 ,、位於犧牲層〗03上表面的部分、溝渠〗〇5的部分底部及溝 渠_105側壁之上部的部分。之後如第六圖所示,此時剩餘 的氮化ί夕層1 〇 6則覆蓋著溝渠1 〇 5兩側壁的下部與接近側壁 的溝渠1 0 5底部區域,且位於下方的部分氮化矽層丨〇 2亦被 蝕=而使此溝渠105的部分底部曝露出氧化層1〇ί ^再將此 曝露出的部分氧化層101以蝕刻法或清洗程序(cleaning process )除去後’則可曝露出底材1〇〇表面。 、 參見第七圖,於上述之曝露出的部分底材1〇〇表面上 乂傳統的方法形成一閘極介電層107,其材質可選擇二氧 ,矽(Si〇2 )、五氧化二鈕(τ〜〇5 )或其它高介電常數材 料’若選擇二氧化矽,則其可用沉積法或熱氧化法形成, 且厚度須小於20埃(angstroms)左右;若選擇五氧化二鋁 ’則可用沉積法形成,厚度約為5 〇至1 〇 〇埃。 參見第八圖,接下來的步驟,則要將溝渠1 〇 5剩下的
第11頁 441022 五、發明說明(9) 空間以導體填滿’故將一多晶石夕層(亦可使用鋁、鶴等金 屬導體)108沉積於犧牲層1〇3表面、溝渠105内之閘極介電 層1 〇 7與氮化矽層(絕緣層)1 〇 6表面等,且填滿此溝渠1 〇 5 ’再以化學機械研磨法(chemicai mechanical polishing,CMP)將此多晶矽層1〇8研磨’直至犧牲層1〇3 的表面曝露出來’如第九圖所示。最後,則:將犧牲層1 〇 3 移除’如第十圖所示,剩餘之導體層1 〇 8及氮化矽絕緣層 106即為閘極區域’此導體層1〇8與底材1〇〇隔閘極介電層 1 0 7而間接接觸的長度通常決定電晶體的運作速度,對於 線寬為0 · 1 3微米("m )的半導體製程而言’若將溝渠兩側 之此絕緣層的寬度各控制為〇. 3微米,則可製作出一只有 7微米長之通道(channel )的電晶體(transist〇i_ ), 其運作的速度非常快。 八在本發明的另一實施例中,乃用具低介電常數的有機 ”電f作為犧牲層’由於其成分與光阻類似,故製作程序 則與氧化物者略有不同,乃說明於下。 …參見第十一圖,首先提供—底材2〇〇,再以熱氧化法 或=積法形成一厚度約1 00埃的氧化層2〇1於底材2〇〇上。 接著,,一厚度約15〇〇埃的有機介電層2〇2以標準程序形 成=此氧化層201上,此有機介電層的材質為一有機低介 電*數之介電材料,及類似光阻之可旋塗(spin-coating) 有機材吳,接著,將一厚度為500埃以上的氧化層203沉積
第12頁
五、發明說明(10) 於有機介電層202上,保護其上表面,此為複合式的犧牲 層204。再形成一圖案化的光阻層2〇5於氧化層2〇3上,此 光阻層2 0 5上有一閘極區域的圖案,然後以此圖案化的光 阻層205為蝕刻罩幕,蝕刻氧化層203,再移除光阻層2〇5 。之後如第十二圖所示,以氧化層為硬罩幕(hard fflask ) 來蚀刻有機介電層202直到下方的氧化層2〇1曝露出來,以 在犧牲層204中完成一溝渠206。 參見第十三圖,沉積一襯墊層2〇7於溝渠2〇6之側壁及 底部與氧化層203的上表面,此襯墊層2〇7的材質可為氮氧 化矽(Si ON)或類似材質,其乃為了保護有機介電層2〇2的 側壁。再沉積一氮化矽層2 〇 8於襯墊層2 〇 7上,回蝕氮化矽 層208及襯墊層207,移除位於氧化層2〇3上表面的氮化矽 層208及襯墊層207、與溝渠206側壁上部的部分氮化矽層 2〇8、及溝渠206内的部分底部上的部分氮化矽層2〇8及& 墊層2 0 7。則如第十四圖所示,此時溝渠2〇6之部分底部的 氧化層201會曝露出來,且襯墊層2〇8仍然覆蓋該溝渠 中之該有機介電層2〇2表面。 ^ 參見第十五圖,接下來,以蝕刻法或清洗程序除去曝 硌出來的溝渠206中之部分底部之氧化層2〇1,以使底材 曝硌出來再用沉積法等形成一閘極介電層2 〇 g於該溝 渠206内之曝露出來的該底材2〇〇上,此閘極 與前例相目’若選擇二氧化石夕,其可用沉積法或熱氧=
第13頁 y ' 441022
五、發明說明(11) 生成,且厚度須在20埃以下;另外, (Ta2 05 ) ’其厚度約為5〇至1〇〇 鞛可?擇五氧化-钽 層上且填滿該溝渠,再者,以化學;於氧化 石夕層,至氧化層的上表面曝露為:機械研磨法研磨此多晶 參見第十六圖’形成一導體材料如多晶:石夕層21〇於氧 3上、閘極介電$ 2 0 9上與氮化矽層2 〇 8上,且填滿 /渠206,此步驟之導體材料也可用鋁、鎢等金屬;之後 再于以化學機械研磨至氧化層曝露為止,如第十七圖所示 待移除氧化層203及有機介電層202之後,所形成的多晶 夕線路即為閘極,如第十八圖所示。以本發明所提供之製 知’可控制内凹式線路之内凹處2 11的凹入程度,以增加 產品良率。 以上所述僅為本發明之較佳實施例而已,並非用以限 定本發明之申請專利範圍;凡其它未脫離本發明所揭示之 精神下所完成之等效改變或修飾,均應包含在下述之申请 專利範圍内.
第14頁

Claims (1)

  1. 4 4 10 2 2 六、申請專利範圍 1. 一種形成一積體電路線路的方法,至少包含: 形成一犧牲層於一底材的上方: 形成一光阻層於該犧牲層上; 以曝光及顯影程序於該光阻層上形成該積體電路線路 的圖案; 以圖案化的該光阻層為蝕刻罩幕,用蝕刻法將部分該 犧牲層Ί虫刻而形成一溝渠; 將該光阻層移除; 形成一絕緣層於該溝渠的兩側壁上,該絕緣層覆蓋兩 側壁的部分區域及該溝渠底部之鄰近兩側壁的下部; 形成一導體層於該溝渠内;及 移除該犧牲層。 2. 如申請專利範圍第1項之方法,其中上述之積體電路線 路至少包含閘極。 3. 如申請專利範圍第2項之方法,更包含形成一閘極氧化 層於該溝渠底部。 4. 如申請專利範圍第1項之方法,其中上述之積體電路線 路至少包含積體電路内連線(interconnect)之導線。 5.如申請專利範圍第1項之方法,其中上述之積體電路線 路至少包含位元線。
    第15頁 :.:41 〇 9 ο 六、申請專利範圍 6. 如申請專利範圍第1項之方法,其中上述之犧牲層至少 包含一氧化層。 7. 如申請專利範圍第1項之方法,其中上述之犧牲層至少 包含一有機物介電層及其上的一氧化層。 8. 如申請專利範圍第7項之方法,其中上述之絕緣層至少 包含一氧化層於該溝渠側壁表面,及一氮化矽層於該氧化 層表面。 9. 如申請專利範圍第1項之方法,其中上述之絕緣層至少 包含一氮化石夕層。 I 0.如申請專利範圍第1項之方法,其中上述形成該絕緣層 的方法至少包含: 沉積絕緣材料於該溝渠之側壁及底部表面,與該犧牲 層上表面; 回蝕該絕緣材料,使該犧牲層上表面、部分之該溝渠 側壁表面及部分之該溝渠底部表面曝露出來。 II ·如申請專利範圍第1項之方法,其中上述之導體層至少 包含多晶矽。
    第16頁 4 41 02 2 六、申請專利範圍 1 2.如申請專利範圍第1項之方法,其中上述之導體層至少 包含金屬。 13. 如申請專利範圍第1 2項之方法,其中上述之金屬至少 包含下列之一:鋁、鎢。 1 4.如申請專利範圍第1項之方法,其中上述導體層的形成 方法,至少包含: 沉積一導體材料於該犧牲層上且填滿該溝渠;及 以化學機械研磨法研磨該導體材料,至該犧牲層的上 表面曝露為止。 15. 一種形成積體電路之一閘極的方法,至少包含: 提供一底材; 形成一第一氧化層於該底材上; 形成一第一氣化石夕層於該第一氧化層上; 形成一第二氧化層於該第一氮化矽層上; 形成一光阻層於該第二氧化層上,該光阻層上有一閘 極區域的圖案; 以該光阻層為罩幕,蝕刻該第二氧化層直到該第一氮 化矽層曝露出來,以形成一溝渠; 移除該光阻層; 形成一第二氮化矽層於該溝渠之側壁及底部與該第二 氧化層的上表面上;
    第17頁 4 41 0 2 2 六、申請專利範圍 回勉該第二氮化石夕層,移除在該第二氧化層上表面的 部分該第二氮化矽層及該第一氮化矽層、與該溝渠之側壁 上部的該第二氮化矽層,及該溝渠内的部分底部上的該第 二氮化矽層和泫第-氮化矽層,使得該溝渠部分底部的該 第一氧化層曝露出來; 除去曝露出來的該溝渠部八& * ^ > β & 未。丨分底部之該第一氧化層,以 使部分該底材曝露出來; 形成一閘極介電層於該溝準如 , 再系内之曝露出來的該底材上 » 形成一導體層於該閘極介雷禺 «姑、丈外,巷$ . G 丨層上與該第二氮化矽層上 ,且填滿該溝渠,及 移除該第二氧化層。 其中上述第一氧化層 其中上述第一氧化層 16.如申請專利範圍第1 5項之方法 的形成方法至少包含熱氧化法。 17·如申請專利範圍第1 5項之方法 的形成方法至少包含沉積法。 18.如申請專利範圍第1 5項之方、本 ^ 的形成方法至少包含沉積法。 ’、 述第二氧化層 19.如申請專利範圍第Η項之方法,其中上 層的形成方法至少包含沉積法。 〃 ^第二氮化矽
    六、申請專利範圍 11 ·如申請專利範圍第〗5項之方法 "電層的方法至少包含沉積法。 2„3'如申請專利範圍第1 5項之方法 至少包含五氧化二鈕(Τ%%)。 3的Ϊί請專利範圍第23項之方法, s的厚度約為50至1〇〇埃。 如申請專利範圍第15項之方法, 層至少包含二氧化矽。 26·如申請專利範圍第25項之方法, 層的厚度為20埃以下。 ’其辛上述形成該閘極 '其中上述之閘極介電 其中上述之閘極介電 其中上述之閘極介電 其中上述之閘極介電 441022 六、申請專利範圍 27, 如申請專利範圍第25項之方法,其中上述形成該閘極 介電層的方法至少包含熱氧化法。 28. 如申請專利範圍第1 5項之方法,其中上述之導體層至 少包含多晶砂。 2 9.如申請專利範圍第1 5項之方法,其中上述之導體層至 少包含金屬。 30. 如申請專利範圍第29項之方法,其中上述之金屬至少 包含下列之一:銘、鎮。 31. 如申請專利範圍第1 5項之方法,其中上述導體層的形 成方法,至少包含: 沉積一導體材料於該第二氧化層上且填滿該溝渠;及 以化學機械研磨法研磨該導體材料,至該第二氧化層 層的上表面曝露為止=
    第20頁 4^-1 0 2 2 六、申請專利範圍 ' 極區域的圖案; 以該光阻層為罩幕,蝕刻該第二氧化層; 移除該光阻層; 银刻該有機介電層直到該第一氧化層曝露出來,以形 成一溝渠; > 沉積一襯墊層於該溝渠之侧壁及底部與該第二氧化層 的上表面; 沉積一氮化矽層於該襯墊層上; 回#該氮化矽層及該襯墊層,移除位於第二氧化層上 表面該氮化矽層及該襯墊層、該溝渠側壁上部的部分該氮 化石夕層、及及溝渠内的部分底部上的部分該氮化矽層及該 襯塾詹’此時該溝渠之部分底部的第一氧化層曝露出來, 且該襯墊層仍然覆蓋該溝渠中之該有機介電層表面; 除去曝露出來的該溝渠部分底部之第一氧化層,以使 該底材曝露出來; 形成一閘極介電層於該溝渠内之曝露出來的該底材上 形成一導體層於該閘極介電層上與該氤化矽層上,且 填滿該溝渠;及 移除該第二氧化層及該有機介電層。 33.,如申請專利範圍第32項之方法,其中上述第一氧化層 的形成方法至少包含熱氧化法。
    第21頁 A'中靖專利範圍 34, 如 中 請 專 利 範 圍 第32 項 的 形 成 方 法 至 少 包 含 沉積 法 35 如 中 請 專 利 範 圍 第32 項 層 至 少 包 含 有 機低 介 電常 數 36 • 如 中 請 專 利 範 圍 第32 項 的 形 成 方 法 至 少 包 含 沉積 法 37 、 如 中 請 專 利 範 圍 第32 項 的 厚 度 為5 0 0埃以上< 38 如 中 請 專 利 範 圍 第32 項 少 包 含 氮 氧 化 矽 〇 39, • 如 中 請 專 利 範 圍 第32 項 少 包 含 氧 化 物 0 40. 如 中 請 專 利 範 圍 第32 項 來 的 該 溝 渠 部 分 底 部 之該 第 法 〇 41. 如 中 請 專 利 範 圍 第32 項 來 的 該 溝 渠 部 分 底 部 之該 第 之方法’其中上述第一氧化層 0 之方法,其中上述之有機介電 之介電材料 之方法,其中上述第二氧化層 〇 之方法,其中上述苐二氧化層 之方法,其中上述之襯墊層至 之方法,其中上述之襯墊層至 之方法’其中上述除去曝露出 一氧化層的方法至少包含蝕刻 之方法’其令上述除去曝露出 一氧化層的方法至少包含清洗
    第22頁 ϊ· - 4 410 2 2 六、申請專利範圍 程序。 42·如申請專利範圍第32項之方法,其中上述形成該閘極 介電層的方法至少包含沉積法。 4 3.如申請專利範圍第3 2項之方法,其中上:述之閘極介電 層至少包含五氧化二鈕(Ta2〇5 )。 44_如申請專利範圍第43項之方法,其中上述之閘極介電 層的厚度約為50至1〇〇埃。 4 5.如申請專利範圍第3 2項之方法,其中上述之閘極介電 層至少包含氧化物。 46. 如申請專利範圍第32項之方法,其中上述之閘極介電 層至少包含高介電常數材質。 47. 如申請專利範圍第45項之方法,其中上述之閘極介電 層的厚度為20埃以下,。 4 8.如申凊專利範圍第4 5項之方法,其中上述形成該閘極 氧化層的方法至少包含熱氧化法。 49·如申請專利範圍第32項之方法,其中上述之導體層至
    第23頁 六、申請專利範圍 少包含多晶矽。 5 0. 如申請專利範圍第3 2項之方法,其中上述之導體層至 少包含金屬。 51. 如申請專利範圍第50項之方法,其中上述之金屬至少 包含下列之一:鋁、鎢。 52. 如申請專利範圍第32項之方法,其中上述導體層的形 成方法,至少包含: 沉積一導體材料於該第二氧化層上且填滿該溝渠;及 以化學機械研磨法研磨該導體材料,至該第二氧化層 層的上表面曝露為止。
    第24頁
TW89104049A 2000-03-07 2000-03-07 Method for manufacturing the concave gate of semiconductor TW441022B (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW89104049A TW441022B (en) 2000-03-07 2000-03-07 Method for manufacturing the concave gate of semiconductor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW89104049A TW441022B (en) 2000-03-07 2000-03-07 Method for manufacturing the concave gate of semiconductor

Publications (1)

Publication Number Publication Date
TW441022B true TW441022B (en) 2001-06-16

Family

ID=21659005

Family Applications (1)

Application Number Title Priority Date Filing Date
TW89104049A TW441022B (en) 2000-03-07 2000-03-07 Method for manufacturing the concave gate of semiconductor

Country Status (1)

Country Link
TW (1) TW441022B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7898025B2 (en) 2006-06-30 2011-03-01 Hynix Semiconductor Inc. Semiconductor device having recess gate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7898025B2 (en) 2006-06-30 2011-03-01 Hynix Semiconductor Inc. Semiconductor device having recess gate

Similar Documents

Publication Publication Date Title
TWI374515B (en) Method of forming integrated circuit structure
TWI669746B (zh) 閘極切割整合及相關裝置
JP2007035823A (ja) トレンチ形成方法、半導体装置の製造方法および半導体装置
JP2005166700A (ja) 半導体装置及びその製造方法
WO2014038683A1 (ja) 半導体装置及びその製造方法
JP2006190945A (ja) 半導体素子のランディングプラグコンタクト形成方法
CN111199911B (zh) 浅沟槽隔离结构及其制作方法
CN105355587B (zh) 一种避免浅沟槽隔离结构出现深度负载效应的方法
JP4465211B2 (ja) 金属埋立て方法
TW200908226A (en) Method for fabricating line type recess channel MOS transistor device
TWI300975B (en) Method for fabricating recessed-gate mos transistor device
US7595252B2 (en) Method of manufacturing a semiconductor memory device
TW441022B (en) Method for manufacturing the concave gate of semiconductor
TW200924108A (en) Method for fabricating a deep trench in a substrate
TWI254351B (en) Manufacturing method for gate dielectric layer
JP2004265989A (ja) 半導体装置の製造方法
KR20100079795A (ko) 매립게이트를 구비한 반도체장치 제조 방법
TWI351735B (en) Memory device and fabrication method thereof
JP2008004881A (ja) 素子分離構造部の製造方法
TW200816388A (en) A manufacturing method of a memory device
TW200849488A (en) Deep trench and fabricating method thereof, trench capacitor and fabricating method thereof
TWI240968B (en) Method for manufacturing semiconductor device
TW200903654A (en) Method of forming a gate oxide layer
JP2008010884A (ja) 半導体装置の製造方法
TWI297525B (en) Method for forming semiconductor shallow trench isolation

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MK4A Expiration of patent term of an invention patent