TW440936B - Layout method for scalable design of the aggressive RAM cells using a poly-cap mask - Google Patents

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440936 五、發明說明（1) 發明之背景 (1 )發明之領域 本發明係有關於積體電路裝置的製造，並且更特別地 是有關於一種用於在積體電路的製造中，使用獨特的佈局 技術而將自行對齊矽化物與自行對齊接觸製程整合的方法 〇 (2)習知技藝之說明 在積體電路裝置的製造中，邏輯製品通常使用自行對 齊矽化物製程被製造，而獲得更高的電路性能。在金屬矽 化中，一高溫金屬層被沈積並接著被退火。底層的矽與該 高溫金屬反應，而產生覆蓋該閘電極以及源極與汲極區的 金屬矽化物。特別是在較小的幾何形狀中，經金屬矽化的 閘極以及源極/没極區較非金屬砂化區具有較低的電組率 ，因而具有較高的電路性能。 在記憶胞的製造中，自行對齊接觸（SAC)已被廣泛 地使用於減少記憶胞尺寸，因而大幅增加CMOS製品設計的 裝置密度。隨著大型積體電路的進展，許多形成在基板上 的積體電路包含多數個電路功能於一單一晶片上。例如， 記憶體裝置被形成於與容納其之邏輯電路相同的晶片。尋 找一種用於將自行對齊矽化物及自行對齊接觸整合於一晶 圓上，以便獲得高邏輯性能與高密度記憶的鑲埋記憶體係 為所希冀。 標準的自行對齊矽化物製程需要使用絕緣體覆蓋複晶 矽。此舉使得該製程與自行對齊矽化物製程不相容。

440936 五、發明說明（2)

We in ing等人在199 9年4月26日申請之共審中的美國專利申 請案申請號第0 9/2 98, 93 3號提供一種用於藉由使用一額外 的複晶矽帽罩遮罩層，而將邏輯電路製造中的自行對齊石夕 化物及自行對齊接觸製程與鑲埋記憶體整合。惟用於本製 程的傳統方法因小的複晶珍帽罩間隔，而需要極嚴格的製 程控制’以便獲得小的隨機存取記憶體記憶胞尺寸。該限 制大幅增加製程困難度及成本。 金屬矽化作用已被廣泛地使用於本技藝。金屬；5夕化技 術與自行對齊接觸係說明於Silicon Processing for the VLSI Era, Vol.2, by S. Wolf, Lattice Press, Sunset Beach，CA，c. 1990，pp. 14 4-149以及 ULSI Technology， by C.Y. Chang and S.M. Sze, McGraw-Hill, New York, NY，c.1 9 96，pp.397-402及 487-488。Yoo所申請之美國專 利第5，5 7 3，9 8 0號表示一種用於形成靜態隨機存取記憶體 (無鑲埋式邏輯）之金屬矽化的自行對齊接觸。Yo◦所申 請之美國專利第5, 605, 85 3號及5,719, 07 9號教導形成4Τ靜 態隨機存取記憶體與浮置閘極記憶體以及邏輯裝置（包含 自行對齊矽化物與酒桶狀接觸，但未包含一自行對齊接觸 )。 發明之概要： 因此，本發明的主要目的係提供一種用於將積體電路 製造中的自行對齊矽化物與自行對齊接觸製程整合之有效 且極具製造性的方法。 本發明的另一個目的係為提供一種用於將邏輯電路製

4 40 9 3 6 五、發明說明 (3) 造 中 的 白 行 對 齊 矽 化 物 及 白 行 對 齊 接 觸 製 程 與 鑲 埋 記 憶 體 整 合 的 製 程 α 另 — 個 S 的 係 為 形 成 行 對 齊 矽 化 閘 極 與 源 極 / 汲 極 區 於 積 體 電 路 裝 置 的 邏 輯 電 路 中 > 並 同 時 形 成 白 行 對 齊 接 觸 於 相 同 積 體 電 路 裝 置 的 記 憶 體 電 路 中 0 本 發 明 的 另 -—· 個 S 的 係 為 使 用 特 殊 的 佈 局 技 術 9 而 形 成 自 行 對 齊 矽 化 閘 極 與 源 極 / 汲 極 區 於 積 體 電 路 裝 置 的 邏 輯 電 路 中 並 同 時 形 成 白 行 對 齊 接 觸 於 相 同 積 體 電 路 裝 置 的 記 憶 體 電 路 中 〇 - 本 發 明 的 另 一 個 的 係 為 提 供 種 用 於 藉 由 使 用 _ — 複 晶 矽 帽 罩 遮 罩 及 一 特 殊 的 佈 局 技 術 而 將 白 行 對 齊 矽 化 物 與 自 行 對 齊 接 觸 製 程 整 合 的 方 法 以 達 成 記 憶 胞 尺 寸 的 縮 減 並 避 免 製 程 困 難 度 0 根 據 本 發 明 之 百 的 _ _ 種 用 於 藉 由 使 用 一 複 晶 矽 帽 罩 遮 罩 及 一 特 殊 的 佈 局 技 術 而 將 積 體 電 路 製 造 中 的 白 行 對 齊 矽 化 物 與 白 行 對 齊 接 觸 製 程 整 合 的 方 法 係 被 獲 得 0 _ _ 對 的 閘 電 極 以 及 相 關 的 源 極 / 汲 極 區 被 形 成 -— 半 導 體 基 板 上 ， 其 中 氮 化 物 間 隔 物 被 形 成 於 該 閘 電 極 壁 面 上 〇 _ _ 複 晶 矽 帽 罩 層 被 沈 積 於 該 閘 電 極 與 源 極 / 汲 極 區 上 0 該 複 晶 矽 帽 罩 層 被 選 擇 性 地 由 閘 極 電 極 對 之 間 的 源 極 / 汲 極 區 之 一 _ 上 方 移 除 ( 一 白 行 對 齊 接 觸 被 形 成 於 此 ) 並 由 閘 極 電 極 對 之 一 移 除 0 一 絕 緣 層 被 沈 積 於 該 半 導 體 基 板 表 面 上 0 預 定 的 白 行 對 齊 接 觸 開 D 係 穿 經 該 絕 緣 層 其 中 該 接 觸 開 口 與 相 .鄰 的 閘 電 極 對 接 觸 0 該 1 行 對 齊 接 觸 開 a 係 以 導 電 層 填

440936 五、發明說明（4) 充 > 而 完成 積 體 電 路 裝 置 的 製 造 0 圖 式 之 簡要 說 明 在 形成 本 專 利 說 明 書 之 材 料 部 分 的 附 圖 中 j 其 係 表 示 圖 號 之 簡單 說 明 1 0 半導 體 基 板 1 2 淺 溝 渠 隔 離 區 1 4 閘極 氧 化 物 層 1 6 複 晶 矽 層 2 2 複晶 矽 導 線 2 3 複 晶 矽 導 線 3 4 電晶 體 輕 微 摻 雜 區 3 6 氮 化 矽 間 隔 物 3 8 摻雜 源 極 / 汲 極 區 3 9 P型擴散區 4 2 矽化 鈦 4 4 第 '— 二 氧 化 矽 層 4 6 複晶 矽 帽 罩 層 5 0 複 晶 矽 帽 罩 光 罩 5 4 介電 層 6 4 接 觸 8 3 N型井- 較 佳 實 施例 之 說 明 本 發明 之 方 法 係 使 用 共 審 中 之 美 國 專 利 中 請 案 中 請 號 第 09/298, 933號 的 複 晶 矽 帽 罩 遮 罩 以 及 一 特 殊 的 佈 局 技 術 ( 藉 由 該帽 罩 遮 罩 而 獲 付 1己 憶 胞 尺 寸 縮 減 的 優 點 ， 並 避 免 複 晶 矽 帽罩 遮 罩 的 製 程 困 m 度 ) j 而 降 低 成 本 〇 第 1 A圖 與 第 圖 1B舉 例 說 明 未 使 用 白 行 對 齊 接 觸 之 隨 機 存 取 記 憶體 之 記 憶 胞 佈 局 的 橫 剖 面 圖 及 上 視 圖 〇 一 接 觸 64 已 被 形 成於 複 晶 矽 導 線 22 5 2 3之 間 的 介 電 層 54 :° 該 接 觸 的 寬 度 為 W，如第1 B圖所示。 對無自 行對齊接觸之複晶矽的 接 觸 間 隔的 隔 離 要 求 為 sCI 〇 ) 因 此 二 複 晶 矽 導 線 間 的 間 隔

4 40 9 3 6 五、發明說明（5) 為 S !=W + 2 S cp。 第2 A圖與第2 β圖舉例說明共審中之專利申請案申請號 第0 9 / 2 9 8, 9 3 3號的自行對齊接觸。在該案例中’二複晶矽 導線S凋的間隔係取決於複晶矽帽罩間隔$ca#及複晶矽層 對複晶矽導線間之間隔的重疊0。亦即，S 2 = S _+ 2 0。設 定一特定的〇值，而維持製程的製造能力，則S將為導線 對導線間隔所控制。該間隔亦決定二複晶矽閘極間的有效 自行對齊接觸的接觸寬度。為了使得S小於S | ’ 0與S ca庐 須進一步被減小。該複晶矽帽罩層的最小製程設計準則要 求極嚴格的臨界尺寸及對齊誤差等控制。通常’该接觸尺 寸將極接近或等於seap。假自行對齊製程（Pseudo_SAC process)，因為仍有間隔〇(其不為零）存在於該接觸與 複晶梦間極間。 本發明之新的佈局方法係嘗試利用允許對複晶♦的接 觸間隔S e為零，並縮減接觸面積。亦即，連接至基板的接 觸將更小。此將不會造成接觸電阻率的明顯增加（可為設 計考量所克服）。在隨機存取記憶體技術中’因為傳輪至 各記憶胞的電流極微小，所以接觸電阻率的增加可為適當 的設計所克服。 在本發明的特殊佈局技術中，該接觸被移動，以接觸 該複晶石夕導線2 2之一的邊緣。在相鄰複晶矽導線2 3上的複 晶矽帽罩層46被移除，如第3A圖與第3B圖所示。所以，謗 t複晶矽導線間的間隔S #取決於該接觸寬度W與對複晶矽 .的接觸間隔s cp。s 3= W + scp。該有效的接觸寬度W W — 〇，

440936 五、發明說明（6) 其 中0為該複晶矽帽罩層的重疊。 於 使用第3A圖與第3B圖所舉例的特殊佈局，間隔s 間隔S !。因此’最小複晶石夕帽罩間隔的限制將被消除'、 在該製品與製程設計中’其現在僅需集中注意於減小\ 與〇。該佈局方法可被使用於動態隨機存取紀憶體中eif 元線接觸以及二字元線間的其他接觸。其亦可被使用、： 態隨機存取記憶體中的位元線接觸以及Vss與Vdd接觸。餘 相同的佈局技術可被使用於連接至一單一複晶石夕遵^ 的接觸間隔。第4A圖與第4B圖舉例說明具有一接^ 導線 單一複晶矽導線22。在第4B圖中之該接觸中心盥曰= 線間的間隔為S4 一-1/2W + 0。使用第5A圖與第㈤圖'中=^ 局技術，接觸6 4將觸及該複晶石夕導線2 2的邊緣。在 佈 接觸中心與複晶矽導線間的間隔=l/2w。本方 '、去此，該 隨機存取記憶體積體電路中極為有用。 ’在靜態 本發明之方法將參考第6圖至第丨2圖 ’ 圖式舉例說明-自行對齊接觸被形成於二複被::線^ 製程。該製程可延伸使用於一連接至一罝增从綠間的 齊接觸被製作的案例（如第5Α圖與第5Β圖所二、）:目订對 本技藝之人士所暸解地。本發明之方法係與：行：: 物製程完全相$ (雖然其未必與-自行對齊矽化物：二匕 同被使用），而對於裝置性能無任何衝擊。本 製程 實施例詳細說明本發明之自行對齊矽化物製程明的較佳 齊接觸製程。可暸解地是本發明可應用於一 的自行對 -物製程未被使用的案例。 、 行辦齊破化

卜 440936

五、發明說明（7) 現在更特別，參考第6圖，其係表示依半導體基板ι〇 ，該基板最好由早晶矽所組成。諸如場氧化物或淺 離區之隔離區可以傳統技藝被形成，而將主動裝置 此隔離。 攸 一閘極氧化物層1 4被成長於該基板表面上，通常 3 0至1 0 0埃的厚度。一複晶矽層i 6被沈積於該閘極氧化物' 及場氧化物區’達約1 0 0 0至3〇〇〇埃的厚度。未為遮罩所 蓋的該複晶矽與閘極氧化層被蝕刻移除，而形成閘極電極 22及23。這些閘極電極可為記憶體裝置，諸如動態隨機存 取記憶胞中的字元線，或者靜態隨機存取記憶胞中的傳遞 閘極（pass-gate)或下降電晶體（puU_d〇wn ’ transistor)。 用於形成該電晶體輕微摻雜區3 4的輕微換雜沒極植入 (LDD)係於此時進行《該NLDD與PLDD區係使用如傳統的 適當光罩而被形成。一層氮化矽層被沈積於該基板表面上 ，並被非等向性地回蝕’而將氮化矽間隔物36^置於間極 電極22,23的壁面上。進行離子植入，而形成大量摻雜^原 極/汲極區38。 ^ 現在’該閘極電極與源極/及極區可使用傳统的自行 對齊矽化物製程而被金屬矽化。參考第7圖，—欽、氣化 鈦或鈦/氮化鈦等層被沈積於該基板表面上（通常以滅锻 法），達約2 0 0至5 0 0埃間的厚度。 '^ 該基板係使用諸如快速加熱退火（RTA)，在65〇至800 °C溫度的氮氣氣氛中進行1 0至30秒的退火。該鈦層與源極

第10頁 4 40 93 6 五、發明說明（8) ' -- /汲極區38中之基板中的矽反應’並與閘極電極22 23中 的複晶石夕反應’而形成梦化敛42。覆蓋在氮化石夕壁面36上 的鈦並未反應。該未反應的鈦被移除，而留下該自行對齊 石夕化物閘極電極22，23以及源極/沒極區μ，如第7圖所 示。 此係完成該自行對齊石夕化物製程。現在，本發明的自 |行對齊接觸製程將被說明。現在參考第8A圖，一襯塾氮化 ! 矽層46被保形地沈積於該基板表面上，達約3 〇 〇至丨〇 〇 〇埃 :的厚度。 、 第8B圖表示另一種襯墊物，其具有厚度約1〇〇至6〇〇埃 的一第一二氧化矽層44以及厚度約300至1 000埃的一第二、 氮化矽層4 6。雖然進一步的加工係使用該單襯墊層作為舉 例’惟可暸解地是該單層或雙層襯墊層皆可被使用於本發 明的方法中。 現在參考第9圖’一複晶矽帽罩光罩5 〇被形成於該基 板上。在用於閘極接觸之複晶矽頂端上的複晶矽帽罩層4 6 必須被移除。在本發明的特殊佈局技術中，僅有一個複晶 矽導線2 2為複晶矽帽罩層所保護。在相鄰複晶矽導線2 3上 的該複晶矽帽罩層46被移除。未為遮罩5〇所覆蓋之該氮化 矽襯墊層（或複晶矽帽罩層）4 6係被蝕刻移除，如第1 0圖 所示。 該複晶矽帽罩層4 6係於將該接觸移動至該複晶矽導線 I邊緣時’避免該複晶矽觸及該接觸。本發明的特殊特徵係 僅保護二個一個複晶石夕導線’而非保護二個複晶石夕導線，

4 40 9 3 6 f 五、發明說明（9) " ~~ 以使得該複晶矽帽罩對複晶矽帽罩的間隔更大。 現在光阻遮罩5 〇被移除，且一諸如 (BPSG) 54等介電層被沈積於該基板上， 二= 技藝所慣用的其他方法平坦…第】。圖所舉或本 現在參考第11圖，一接觸光罩 '(未表示於圖中） ϋ該基板上°未為該接觸光罩所覆蓋之該硼磷矽酸鹽破 ，【4被㈣，除’以開啟自行對齊接觸60與間極接觸 =散㈣（未表示於圖中）。所有的這些接觸皆可 ，開啟。在該硼磷矽酸鹽玻璃與襯墊氮化物之間右 =選：性的接觸㈣，以避免該接觸與該閑極複晶： 趨=的短路、，並同時維持對矽的高蝕刻選擇性。硼磷矽 |破璃對該複晶矽帽罩層46的選擇性應大於約1 〇。 因為該襯墊氮化物已由該閘極接觸區（未表示於圖 外阽：以這些接觸在相同的製程步驟十被形成，而無須額 、遮罩製程·»該氮化矽襯墊層46形成窄化的自行對齊 一亩，該自行對齊接觸與複晶矽閘極22之間的間隔為零。 實的零間隔可藉由本發明的特殊佈局而獲得。該製程 ^知技藝容易許多。該複晶矽帽罩層間隔不大於設計準 該項事實將此層在光學微影及餘刻的加工由臨界移至 戸臨界。複晶矽帽罩對複晶矽（〇)的對齊誤差可更大， 而允許製程異變及較佳的良率。 第丨2圖舉例說明以諸如鎢插塞64等金屬層填充該接觸 < 口 ’而完成該自行對齊接觸。 本發明人已經使用本發明的特殊佈局方法，而設計靜

440936 有四個交 係舉例說 孔層未被 部分覆蓋 散區3 9係 7 0為複晶 路的自行 程整合， 晶圓上。 將允許該 化物邏輯 成。 表示，並 人士所瞭 背本發明 又相連 明於第 表示。 之複晶 被表示 矽接觸 對齊石夕 以使得 該具有 自行對 製程中 參考其 解地是 之精神 五、發明說明（ίο) 態隨機存取記憶胞。藉由使 接觸製程以及本發明的特殊 發明之自行對齊接觸製程所 憶胞尺寸。用於本發明之複 述共審中之專利申請案中的 為其具有較寬的間隔。 為本發明人所設計之具 晶體的靜態隨機存取記憶體 圖。為清楚起見，金屬及介 表示。為複晶妙帽罩層46所 表…型擴散區38及：: 發明的自行對齊接觸。接觸 本發明的方法將邏輯電 憶體電路的自行對齊接觸製 裝置可一同被製造於相同的 佈局的複晶矽帽罩遮罩製程 於被安插在標準自行對齊矽 嚴格製程控制的情況下被完 雖然本發明已被特別地 0 ，惟應為熟習本技敲之 上及細節上的改 "" J (又變可於不違 用具有複晶矽帽罩的自行對齊 佈局’本發明人可獲得較無本 設計的記憶胞尺寸小20%的記 晶矽帽罩模組的製程係遠較上 假自行對齊接觸製程容易，因 接觸的六個電 1 3圖中的上視 N型井8 3係被 石夕導線2 0係被 。接觸6 4為本 〇 化物製程與記 記憶體與邏輯 本發明之特殊 齊接觸製程易 ’並在無須極 較佳實施例做 ’各種在形式 與範疇下為之

4 40 9 3 6 圖式簡單說明 第1A圖與第IB®係各為二導線間之非自行接觸的横 面圖與上視圖。 第2 A圖與第2B圖係各為二導線間之白』丄* 守跟间^自仃對齊接觸的橫剖面 圖與上視圖。 第3Α圖與第3Β圖係各為使用本發明之特殊佈局技術所製作 之一導線間之自行對齊接觸的横剖面圖與上視圖。 第4Α圖與第4Β圖係各為連接至一單一導線之自行對齊接觸 的橫剖面圖與上視圖。 第5 Α圖與第5 Β圖係各為使用本發明之特殊佈局技術所製作 之連接至一單一導線之自行對齊接觸的橫剖面圖與 上視圖。 第6、7、8A、8B、9、1〇、11與η圖係為本發明之較佳實 施例的橫剖面圖。 第1 3圖係為根據本發明之方法所設計的靜態隨機存取記憶 體的上視圖。

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Claims (1)

1. 4 40 9 3 6 六'申請專利範圍 1 * 一種用於製造積體電路裝置的方法，包含有： 提供一對的閘電極以及相關的源極/汲極區於一半導 體基板上，其中氮化物間隔物被形成於該閘電極壁 面上； 一複晶矽帽罩層被沈積於該閘電極與源極/汲極區上 j 該複晶矽帽罩層被選擇性地由該閘極電極對之間的源 極/汲極區之一上方移除（一自行對齊接觸被形成 於此），並由該第一個閘極電極對之一上方移除該 複晶矽帽罩層； 一絕緣層被沈積於該半導體基板表面上； 形成穿經該絕緣層至該源極/汲極區之一之預定的該 自行對齊接觸開口 ，其中該接觸開口係與為於該第 二個閘極電極對之一上方的該複晶矽帽罩層重疊； 以及 以一導電層填充該自行對齊接觸開口，而完成該積體 電路裝置的製造。 2 ·如申請專利範圍第1項之方法，在沈積該複晶矽帽罩 層的該步驟之前更包含有： 沈積一金屬層於該閘極電極與該半導體基板上方； 將該半導體基板退火，藉此將該金屬層變態成為位於 該閘極電極上方以及位於與該閘極電極相關之該源 極/汲極區上方的金屬矽化物層；以及 將位於該間隔物上方之未被變態成金屬矽化物的該金

   第15頁 ：440936 六、申請專利範圍 屬層移除，而將該金屬矽化物層僅留置於該閘極電 極的頂端表面上，以及位於與該閘極電極有關之該 源極/汲極區上方的該半導體基板的頂端表面上， 而形成自行對齊矽化閘極電極以及自行對齊源極/ >反極區。 3 ·如申請專利範圍第2項之方法，其中該金屬層包含鈦 且其中該金屬矽化物層包含矽化鈦。 4 ·如申請專利範圍第1項之方法，其中該複晶矽帽罩層 包含厚度約為3 0 0至1 0 0 0埃的氮化矽。 5 ·如申請專利範圍第1項之方法，其中該複晶矽帽罩層 包含厚度約為1 0 0至6 0 0埃的一第一二氧化矽層，以及 厚度约為3 0 0至1 0 0 0埃的一第二氮化矽層。 6 ·如申請專利範圍第1項之方法，其中該絕緣層包含硼 磷矽酸鹽玻璃。 7 ·如申請專利範圍第1項之方法，其中該導電層包含鎢 〇 8 * —種用於製造積體電路裝置的方法，包含有： 提供一對的閘電極以及相關的源極/汲極區於一半導 體基板上，其中氮化物間隔物被形成於該閘電極壁 面上； 沈積一金屬層於閘極電極與該半導體基板上方； 將該半導體基板退火，藉此將該金屬層變態成為位於 該閘極電極上方以及位於與該閘極電極相關之該源 極/汲極區上方的金屬矽化物層；以及

   第16頁 4 40 9 3 6 六、申請專利範圍 將位於該間隔物上方之未被變態成金屬矽化物的該金 屬層移除，而將該金屬矽化物層僅留置於該閘極電 極的頂端表面上，以及位於與該閘極電極有關之該 源極/汲極區上方的該半導體基板的頂端表面上， 而形成自行對齊矽化閘極電極以及自行對齊源極/ ί及極區； 一複晶矽帽罩層被沈積於該基板上（包含該自行對齊 矽化閘極電極以及源極/汲極區）； 該複晶石夕帽罩層被選擇性地由該自行對齊石夕化源極/ 汲極區之一上方移除（一自行對齊接觸被形成於此 )，並由該第一個閘極電極對之一上方移除該複晶 矽帽罩層； 一絕緣層被沈積於該半導體基板表面上； 形成穿經該絕緣層至該源極/汲極區之一之預定的該 自行對齊接觸開口 ，其中該接觸開口係與為於該第 二個閘極電極對之一上方的該複晶矽帽罩層重疊； 以及 以一導電層填充該自行對齊接觸開口，而完成該積體 電路裝置的製造。 9 .如申請專利範圍第8項之方法，其中該金屬層包含鈦 且其中該金屬矽化物層包含矽化鈦。 1 0 ·如申請專利範圍第8項之方法，其中該複晶矽帽罩層 包含厚度約為3 0 0至1 0 0 0埃的氮化矽。 1 1 ·如申請專利範圍第8項之方法，其中該複晶矽帽罩層

   第17頁 440936 六、申請專利範圍 包含厚度約為1 0 0至6 0 0埃的一第一二氧化矽層，以及 厚度約為3 0 0至1 0 0 0埃的一第二氮化矽層。 1 2 *如申請專利範圍第8項之方法，其中該絕緣層包含硼 磷矽酸鹽玻璃 1 3 ·如申請專利範圍第8項之方法，其中該導電層包含鎢 〇 14. 一種用於製造積體電路裝置的方法，包含有： 提供一對的閘電極以及相關的源極/汲極區於一半導 體基板上，其中氮化物間隔物被形成於該閘電極壁 面上 ； 一複晶矽帽罩層被沈積於該閘電極與源極/汲極區上 j 該複晶矽帽罩層被選擇性地由該源極/汲極區之一上 . 方移除（一自行對齊接觸被形成於此）； 一絕緣層被沈積於該半導體基板表面上； 形成穿經該絕緣層至該源極/汲極區之一之預定的該 自行對齊接觸開口，其中該接觸開口係與為於該第 二個閘極電極對之一上方的該複晶矽帽罩層重疊； 以及 以一導電層填充該自行對齊接觸開口，而完成該積體 電路裝置的製造。 1 5 ·如申請專利範圍第1 4項之方法，在沈積該複晶矽帽罩 層的該步驟之前更包含有： 沈積一金屬層於該閘極電極與該半導體基板上方；

   第18頁 ^ 440936 六、申請專利範圍 將該半導體基板退火，藉此將該金屬層變態成為位於 該閘極電極上方以及位於與該閘極電極相關之該源 極/汲極區上方的金屬矽化物層；以及 將位於該間隔物上方之未被變態成金屬矽化物的該金 屬層移除，而將該金屬矽化物層僅留置於該閘極電 極的頂端表面上，以及位於與該閘極電極有關之該 源極/汲極區上方的該半導體基板的頂端表面上， 而形成自行對齊矽化閘極電極以及自行對齊源極/ ί及極區。 1 6 ·如申請專利範圍第1 5項之方法，其中該金屬層包含鈦 且其中該金屬矽化物層包含矽化鈦。 1 7 *如申請專利範圍第1 4項之方法，其中該複晶矽帽罩層 包含厚度約為3 0 0至1 0 0 0埃的氮化矽。 1 8 ·如中請專利範圍第.1 4項之方法，其中該複晶矽帽罩層 包含厚度約為1 0 0至6 0 0埃的一第一二氧化矽層，以及 厚度約為3 0 0至1 0 0 0埃的一第二氮化矽層。 1 9 ·如申請專利範圍第1 4項之方法，其中該絕緣層包含硼 磷矽酸鹽玻璃。 2 〇 ·如申請專利範圍第1 4項之方法，其中該導電層包含鎢

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