TW436936B - Semiconductor device having selective epitaxy growth layer - Google Patents

Description

1 ' 4369 3 6 五、發明說明π) ---- 5 - 1發明領域： 本發明係有關於一種金屬氧化物半導體場效電晶體之 結構’特別是有關於一種加入一選擇性磊晶成長層（seg) 來當作犧牲層，使選擇性磊晶成長層與後續製程的金屬矽 化物反應’抑制接合洩漏（juncti〇n leakage)的產生。 5-2發明背景： 近來在半導體元件的需求因大量的使用電子零件而快 速的增加。特別是電腦快速的普及增加了半導體元件的需 求。金屬氧化物半導體場效電晶體對超大積體電路（例Z 微處理機和半導體記憶體）而言深具重要性，金屬氧化物 半導體場效電晶體已是一種重要的功率元件。由於需要數 百或是數千電晶體組成很複雜的積體電路製造在單—半導 體晶片上’所以元件尺寸的縮小，提供選擇性磊晶成長層 (SEG)的改善方法之半導體元件是重要的。 在小於0. 1 3以m的元件尺寸下，源/汲極結構的伸展部 分（輕摻雜汲極）必須控制在小於5 〇 ηιη，且源/汲極的接合 深度（junction depth)也必須小於I50nm。然而，對於後 續的自行對準金屬矽化物製程中，金屬矽化物將會與源/ >及極上的石夕產生反應’而導致接合漁漏（juncti〇n 1 eakage )的現象。為了解決此問題，在源/汲極區域形成

五、繁明說明（2) — 後與自打金屬矽化物形成前加入一層選擇性磊晶成長層（ SjG) ’是重要的一步驟，使選擇性磊晶成長層（seg)可以 备:犧牲層來與後續製裎的金屬矽化物反應，但是選擇性 磊μ成長層（SEG)本身也有選擇性不佳的問題，而影響到 元件產品質與量產（pr〇duct i〇n 1丨ne)。 因此，亟待一種克服選擇性磊晶成長層（SEG )選擇性 不佳的半導體元件。 5-3發明目的及概述： 鑒於上述之發明背景中，現有的金屬氧化物半導體場 效電晶體所產生的諸多缺點’本發明的主要目的在於藉由 加入一選擇性磊晶成長層（SEG)來當作犧牲層，使選擇性 磊晶成長層與後續製程的金屬矽化物反應，而不至影塑到 源/汲極區域的接合深度，以導致接合洩漏（juncti〇an 1 eakage)的產生。 本發明的另一目的在提 電晶體，氧化間隙壁也可以 與源/汲極的距離可以拉遠 phenomena)的現象產生，以 因為選擇性不佳的問題。 供二種金屬氧化物半導體場效 將完全的移除，所以閘極結構 ，而抑制橋接（bridging 克服選擇性磊晶成長層（SEG)

Γ 436936 發明說明 本發明的再一目的在提供—種金屬氧化物半導體場效 電晶體，此元件結構的選擇性磊晶成長層（SEG)將與部分 沉積的欽膜產生自行對準金屬矽化物的反應，利用此發明 技術’其製程上可製得尺寸小於0.丨5 β m深次微米，而沒 有選擇性蟲晶成長層（SEG)的選擇性爭議問題。 根據以上所述的目的，本發明提供一種本發明的主要 目的在於藉由加入選擇性磊晶成長層（SEG)來當作犧牲層 之金屬氧化物半導體場效電晶體結構，使選擇性磊晶成長 層與後續製程的金屬矽化物反應，而不至影響到源/汲極 區域的接合深度’而導致接合電流（juncti〇n ieakage)的 產生，其包含半導體基底。接著，形成閘氧化層於半導體 基底上方。緊接著’沉積多晶矽層於閘氧化層上方，且蝕 刻多晶矽層與閘氧化層，以形成閘極結構。利用閘極為硬 罩幕，植入第一離子於半導體基底内部。然後，覆蓋線性 氧化層於閘極結構與半導體基底上方。其後，依序沉積一 均勻覆蓋式第一介電質層與第二介電質層於線性氧化層上 方利用回蚀刻法餘刻第二介電質層，以形成一介電質間 隙壁於該第一介電質層兩側。再者，蝕刻第一介電質層直 至閘極ΐ表面與部分之半導體基底表面暴露出，其蝕刻第 =介電質層之同時，第二介電質層也伴隨被部分蝕刻。接 著’植入第二離子於已暴露之半導體基底内部，以形成源 /汲極。區域。利用，選擇性之形成導電層於閘極結構與源/ 汲極區域上方。最後，形成自行對準金屬矽化物層在導電 i.mr. * ' 4369 3 6 五、發明說明（4) 層上方。 5-4圖示簡單說明： 第一圖係本發％實施例中金屬氧化物半導體場效電晶 體，结構之各步驟的動朴_ I^ , A ., rh a # 初作不意圖’其包含閘極結構、氮化矽 層與虱化層之形成。 第一圖係本發明實施例中令愿& 體社構之夂丰挪沾紅 生屬軋化物半導體場效電晶 ;二:步驟的動作示意圖，▲包含氧化間隙壁及源/ 體實施例中金屬氧化物半導體場效電晶 =t構之各步驟的動作示意圖， 與金屬矽化物之形成。 a、擇丨生辟日日成長層 主要部份之代表符號： 1 0半導體基底 2〇淺溝槽隔離區（sti) 30閘氧化層 4 〇多晶砂層 5 〇輕摻雜汲極 6 0線性氧化層 7 〇氮化矽層 8 〇氧化層 9 〇源/汲極區域

Λ369 3 6 五、發明說明（5) 100選擇性磊晶成長層（SEG)層 1 1 0金屬矽化物 -5發明詳細說明： 第圖至弟二圖則顯示此金屬氧化物半導體場效電晶 體結構之分解示意圖。於這些圖式當中，相同的元件係以 相同的標號來表示。 第一圖顯示出：半導體基底10係使用電性 導體基底。然而N型矽底材也同樣可以使用。脾曰 ιΠ:: ’以乾式氧化法將表面上的矽氣化成厚度約在 :/二間的二氧化石夕’這二氧化矽層將作為半導體 氧化層(gate oxide)3〇。緊接著，以低壓化學氣 =ί沉積厚⑤約2 0 0 0到3_埃之間的多晶矽3〇在閘氧 上方”乂熱擴散法或離子植入的方式，將高濃 2 ί :摻入剛沉積的多晶㈣’用以降低閉極的電 出U i耆，將晶片經過微影製程，且光阻I (未顯示 向，生蝕極线。然後將晶片送入蝕刻機，利用非等 蝕刻方式自行對準反應性離子蝕刻法（seIf—aiign 声etch)蝕刻將晶片上未有光阻保護的多晶矽 ;(二：極結構。再著’以間極結構為罩幕，以進行 用决於ί# )離子的植入，濃度約ι〇13到i〇i4/cm2之間， 來作為輕摻雜汲極（lightly doped drain)5〇區域，以

第9頁 4369 3 6 五、發明說明（6) ~一· N-植入稱之。接下來將經輕摻雜汲極植入後的晶片送入熱 擴散爐内，以約9 0 0到1 0 0 0 t左右的高溫，進行鱗原子的 擴散。同時將因離子植入’而被破壞的部分晶片表面的石夕 原子結構’加以回火（anneal ing)。再著，利用傳統的氧 化法’形成一厚度約1 〇 〇〜3 〇 〇埃的線性氧化層（丨丨ner oxide) 60於整個電晶體結構的表面上方。其後，利用化學 氣相沉積法（C V D)沉積一均勻覆蓋之氮化石夕層7 〇於線性氧 化層（1 iner oxide)60上方，其厚度約小於ι 000埃。接著 ’再沉積一層氧化層80於氮化矽層70上方，其氧化層8〇的 材質可為二氧化矽或氮氧化矽（Si0N) ^ 弟二圖顯示出：利用回触法（e t c h b a c k)钱刻氧化層 80，以形成氮化矽兩側的氧化間隙壁。接著，蝕刻氮化石夕 層直至閘極40上表面與部分之半導體基底1〇表面暴露出， 其蝕刻氮化矽層7 0之同時，氧化間隙壁8 〇也伴隨被部分蝕 刻。再者’利用閘極結構40與氮化矽層70為罩幕，以磷或 神為離子源，對晶片逕行高濃度且深度較深的離子植入， 植入於已暴露的半導體基底1〇内部，以形成源/汲極9〇區 域’濃度約濃度約1 〇15 / cm2，以N+植入稱之。直得注意得是 源/汲極90區域的離子濃度高於輕摻雜汲極（丨ightly doped drain)50。接著，選擇性之形成選擇性磊晶成長層 (selective epitaxial growth SEG)100 於該閘極結構 40 與源/汲極區域90上方，其厚度約為5〇〇埃。因閘極40與源 /汲極域90的結構為矽材質，所以當溫度高於7〇〇 °c時，結

第10頁 4369 3 6 五 '發明說明（7) 晶矽（e p i t a X i a 1 s i 1 i c ο η)便開始產生。本發明實施例中 加入一選擇性蠢晶成長層（SEG)IOO來當作犧牲層，使選擇 性磊晶成長層與後續製程的金屬矽化物反應，而不至影響 到源/汲極區域的接合深度，而導致接合洩漏（j unc t i on 1 eakage )的產生。本發明實施中也可以將氧化間隙壁完全 的移除’以克服選擇性蟲晶成長層（S E G )因為選擇性不佳 而在氧化間隙壁結構表面上方產生的問題。 隶後’第二圖顯示出：以磁控DC满式沉積一層金 屬鈦（Ti)或鈷（Co)金屬’其厚度約200到1〇〇〇埃，接著利 用尚溫’將部分沉積的鈦膜與沒/源極與閘極上的選擇性 磊晶成長層（SEG)反應，形成鈦化矽或鈷化矽，而未參與 反應或反應後所剩餘的欽’以濕敍刻方式加以去除，以形 成一自行對準金屬矽化物層1 1〇在選擇性磊晶成長層（SEG) 100上方。此元件結構的選擇性磊晶成長層（SEG)將與部分 沉積的鈦膜產生自行對準金屬矽化物的反應，此技術也可 以運用於0, 1 5 # m以下的尺寸’而沒有選擇性磊晶成長層（ SEG)的選擇性爭議問題。本發明^^也可以將氧化間隙 壁完全的移除，所以閘極結構與的距離可以拉遠， 而抑制橋接（bridging phenome叫）的現象產生，以克服選 擇性蟲晶成長層（S E G)因為選擇性不/佳的問題。 ' 以上所述僅為本發明之較佳實施例而已，並非以限定 本發明之申請專利範圍；凡其它未脫離本發明所揭示之精

436S 3 6 五、發明說明（8) 神下所完成之等效改變或修飾，均應包含在下述之專利申 請範圍内。 第12頁

Claims (1)

1. 4369 3 6 六'申請專利範圍 種半導體元件之製造方法，至少包含下列步驟： 提供一半導體基底； 形成一閘氧化層於該半導體基底上方； 沉積一多晶矽層於該閘氧化層上方； 餘刻該多晶矽層與閘氧化層，以形成—閘極結構； 利用該閘極結構為硬罩幕，植入第一離子於該半導體 基底内部； 覆蓋一線性氧化層於該閘極結構與半導體基底上方； 依序沉積一均勻覆蓋式第一介電質層與第二介電質層 於該線性氧化層上方； 利用回蝕刻法蝕刻該第二介電質層，以形成一介電質 間隙壁於該第一介電質層兩側； 钱刻該第一介電質層直至該閘極結構上表面與部分之 *玄半導體基底表面暴露出，其飯刻該第一介電質層之同時 ’該第二介電質層也伴隨被部分蝕刻： 植入第二離子於該已暴露之半導體基底内部，以形成 源/汲極區域範圍； 選擇性之形成一導電層於該閘極結構與源/汲極區域 上方；及 形成一自行對準金屬矽化物層於該導電層上方。 2，如申請專利範圍第1項所述之方法，其中上述之線性氧 化層至少包含二氧化矽。

   第13頁 d369 3 6 六、申請專利範圍 3. 如申請專利範圍第1項所述之方法，其中上述之第一介 電質層至少包含氮化矽。 4. 如申請專利範圍第1項所述之方法，其中上述之第一介 電質層其厚度小於1000埃。 5. 如申請專利範圍第1項所述之方法，其中上述之第二介 電質層至少包含二氧化矽。 6. 如申請專利範圍第1項所述之方法，其中上述之第二介 電質層更包含氮氧化矽（Si ON)。 7. 如申請專利範圍第1項所述之方法，其中上述之導電層 至少包含選擇性蟲晶成長層（selective epitaxial growth SEG) 〇 8. 如申請專利範圍第1項所述之方法，其中上述之選擇性 蟲晶成長層（SEG)至少包含石夕元素。 9. 如申請專利範圍第1項所述之方法，其中上述之導電層 其厚度約為5 0 0埃。 1 0.如申請專利範圍第1項所述之方法，其中上述之自行對 準金屬矽化物層至少包含矽化鈷。

   第14頁 43693 6 六、11 準12 介 〇13 電14 内 化 該 中請專利範® ~ " ' ----- •々申，專利範圍第1項所述之方法，其中上述之自行對 金屬矽化物層至少包含穿化鈕β .如申請專利範圍第！項所述之方法，其中上述於該第一 電質層兩側之介電質間隙壁係可為非等向性蝕刻法製得 ，如申請專利範圍第1項所述之方法 質層之蝕刻係可為非等向性蝕刻法 ’其令上述該第一介 製得。 •一種半導體元件之製造方法 提供一矽底材； 形成一閘氧化層於該矽底材上方； 沉積一多晶石夕層於該閘氧化層上方； 触刻該多晶矽層與閘氧化層，以形成一閘極結構； 立利用該閘極結構為硬罩幕’植入Ν-型離子於該矽底材 覆蓋一線性氧化層於該閘極結構與梦底材上方； 依序沉積-均勻覆蓋式氮化矽層與氧化層於該線性氧 層上方； 至·少包含下列步驟 利用回I虫刻法Ί虫刻該氧化層， 氮化矽層兩側； 利用非等向性蝕刻該氮化矽層 以形成一氧化間隙壁於 直至該 閘極結 構上表 面 ί，4 3 6 9 3 6 六、申請專利範圍 與部f之該硬底材表面暴露出，其蝕刻該氮化 ，該氧化層也伴隨被部分蝕刻； ，植入If型離子於該已暴露之半導體基底内 源/ ί及極區域範圍，其該N+塑離子濃度大於N_型 選擇性之形成一選擇性磊晶成長層（SEG ) 構與源/汲極區域上方；及 形成一自行對準金屬矽化物層於該選擇性 (SEG)上方。 石夕層之同時 部，以形成 離子濃度； 於該閘極結 蠢晶成長層 上述之線性 上述之第— 上述之氧化 上述之氧化 上述之選擇 15. 如 中 請 專 利 範 圍第14 項 所述之 方 法， 其 中 氧化 層 至 少 包 含 二 氧化矽 〇 16. 如 中 請 專 利 範 圍第14 項 所述之 方 法， 其 中 介電 質 層 其 厚 度 小 於 1000 埃 0 17. 如 中 請 專 利 範 圍第14 項 所述之 方 法， 其 中 層至 少 包 含 二 氧 化 石夕。 18. 如 中 請 專 利 範 圍第14 項 所述之 方 法， 丨其 中 層更 包 含 氮 氧 化 矽（Si ON) 〇 19. 如 中 請 專 利 範 圍第14 項 所述之 方 法 ，其 中 性遙 晶 成 長 層（SEG)至少包含％ & ' 0 ;' 4369 3 6 六、申請專利範圍 2 0.如申請專利範圍第1 4項所述之方法，其中上述之導電 層其厚度約為5 0 0埃。 21. 如申請專利範圍第1 4項所述之方法，其中上述之自行 對準金屬矽化物層至少包含矽化鈷。 22. 如申請專利範圍第1 4項所述之方法，其中上述之自行 對準金屬矽化物層至少包含矽化钽。 2 3.如申請專利範圍第1 4項所述之方法，其申上述於該氮 化矽層兩側之氧化間隙壁係可為非等向性蝕刻法製得。 24.如申請專利範圍第14項所述之方法，其中上述該氮化 矽層之蝕刻係可為非等向性蝕刻法製得。

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