TW426968B - Fabrication method of metal oxide semiconductor transistor used in semiconductor wafer - Google Patents

Description

4 2 6968· 五、發明說明（1) 本發明係提供一種用於半導體晶片之金屬氧化半導體 (metal oxide semi-conductor,簡稱M0S)電晶體 (transistor)的製造方法。 M0S電晶體是現今半導體產品之中最重要的電子元 件。一個完整的半導體積體電路（Integrated Circuit，簡 稱1C)通常是由數千萬顆M0S電晶體所組合而成的，因此半 導體業者莫不致力於縮小半導體晶片中之M〇s電晶體的面 積’以降低半導體1C的製造成本。 請參考圖一’圖一為習知半導體晶片丨〇之肋5電晶體 20的示意圖。半導體晶片1〇包含有一石夕基材（substrate) 23以及一M0S電晶體20生成於矽基材23表面之上。M0S電晶 體20包含有一閘極21、二側壁子22、一源極（source)26、 —汲極（七&丨11)28以及二不相連的摻雜區μ。在製造M0S電 晶體2 0時，係先於矽基材2 3表面備製一近似長方形的閘極 21 ’接著對矽基材23表面進行一低濃度汲極（lightly doped drain,簡稱LDD)或尚濃度；及極（highly doped drain, Μ稱HDD)的離子佈植（i〇n implant)製程，以形成 二不相連摻雜區24於閘極21周圍之石夕基材23表層，用來降 低熱載子效應（hot carrier effect)。然後再分別於閘極 2 1兩側之垂直侧壁與矽基材23表面間之角落各形成一側壁 子（spacer) 22，接著利用離子佈楂製程於矽基材23表面 形成源極2 6與没極2 8 ’並使源極2 6與沒極2 8分別電連接於

4269 6 8 ___ 五、發明說明（2) 一個摻雜區24。最後再對半導體晶片1〇進行一退火 (annealing)熱處理，用來活化（activate)佈植在源極26 與汲極28的摻質（dopant)離子，並修補矽基材23表面在進 行離子佈植製程時所遭受的結構性破壞。 然而隨著M0S電晶體20面積的不斷縮小，M0S電晶體20 之源極26與及極28的缺之區（depletion region)會幾乎與 M0S電晶體之閘極21下方的電性通道（Channel length under gate)相重疊而產生短通道效應（short channel effects) ’進而導致M〇S電晶體20的起始電壓（threshold voltage)大幅降低。而且隨著M〇s電晶體20面積的縮小， 源極26與汲極28之摻質的佈植量也要相對地增加，以縮小 該缺乏區的範圍，但是增加源極26與汲極28的佈植量卻又 會提高源極26與汲極28對矽基材23的電容值，進而降低 M0S電晶體20的操作速度。此外，在上述M〇s電晶體2〇的製 程中’該退火熱處理的溫度太高而且進行時間過久，這將 造成摻雜區24的摻質過度向外擴散，進而縮短閘極21下方 電性通道的距離，發生短通道效應，尤其在面積越小的 M0S電晶體影響將越顯著。 因此本發明係提供一種用於半導體晶片之M0S電晶體 的製造方法’其不但能夠降低HDD或LDD掺雜區之退火熱處 理的溫度和時間以減小短通道效應，並且能有效地縮小 M〇S電晶體的面積來節省成本。

第5頁 426958 五、“明： —---- 圖示之簡單說明 圖一為習知半導體晶片之MOS電晶體的示意圖。 圖二與圖三為本發明半導體晶片之M〇s電晶體的製程示意 圖。 圖四為本發明之M〇s電晶體製程的流程圖。 圖五至圖六為本發明半導體晶片之M〇s電晶體之另一實施 例的製程示意圖。 符號之簡單說明 3 0、81半導體晶片 43石夕基材 41閘極 42閘極絕緣層 44閘極導電声 46側壁子 48源極 曰 50没極 52導電層 92、94金屬矽化物層 96較濃摻雜區域 凊參閱圖二與圖三，圖二與圖三為本發明半導體晶片 3 0之MOS電晶體40的製程示意圖。半導體晶片3〇包含有一 石^基材43以及一MOS電晶體40生成於石夕基材43的表面之 °MOS電晶體40包含有_閘極41、二側壁子46、一源極 人* 一 Ϊ?50以及二不相連的導電層52。其中閘極41另包 2 =化矽:構成的瀾緣層42設於矽基材43表面 ，以及一由多晶矽所構成的閘極導電設於閘極絕緣

4269 6 8 五、發明說明（4) 層4 2之上。 本發明製造MOS電晶體40的方法，係先於—半導體晶 片30之矽基材43表面上形成一近似長方形的閘極41，隨後 再於閘極41兩側之垂直側壁與矽基材4 3表面間之角落各形 成一個由氮化矽所構成的側壁子4 6，並利用.離子佈植製程 來對碎基材43表面鄰近二側壁子46之預定區域進行一源沒 佈植（source/drain implant)，用來形成源極48以及汲極 50 = 在完成源汲佈植之後’接著對半導體晶片3 〇進行丨〇〜 30秒鐘、溫度控制在900 °C〜11〇〇 °c的第一次熱處理，此 即為源汲退火（sour ce/dra in annealing)，其主要目的是 用來活化佈植於源汲48與汲極5〇中的佈植物質，並修補半 導體晶片3 0表面在源汲佈植中所遭受的結構性破壞。然後 進行去除閘極41兩侧之側壁子46的蝕刻（etch)製程，並接 續對半導體晶片30之矽基材43表面進行第二次的離子佈 植’以使二側壁子46下方之矽基材43表面各形成一HDD或 LDD之導電層52且分別電連接於源極與汲極5〇。 最後對半導體晶片3 0進行第二次熱處理。利用一快速 誠通度的方法’亦即尖峰式快速熱製程（Spike rapid thermal process,簡稱spike RTp)，來將半導體晶片3〇 快速昇溫以活化第二次離子佈植於二導電層52内之佈植物 m 國 4269 68___ 五、發明說明（5) 質，並於該尖峰式快速熱製程之熱處理溫度一達到800〜 11 0 0 °C時便立即停止加熱以冷卻半導體晶片3 0。如此即完 成本發明之MOS電晶體40的製備程序。 由於本發明之MOS電晶體40的製造方法，是先在矽基 材43表面進行源極48及汲極50的源汲佈植，並且在完成該 源汲退火的活化製程後，才進行HDD或LDD的離子佈植。所 以後續在活化HDD或LDD之導電層52的佈植物質時，僅需進 行一短時間且溫度較低的_尖峰式快速熱製程，就足以活化 HDD或LDD之導電層52的佈植物質，進而減緩導電層52之摻 質向外擴散的情形，防止短通道效應。因此，在相同的閘 極長度（gate length)下，本發明的MOS電晶體40之二導電 層52的間距（亦即閘極41下方之電性通道距離）較習知之 MOS電晶體2〇為長。也就是說，本發明製造M〇s電晶體的方 法’不但可使MOS電晶體具備有一較穩定的起始電壓，更 可以用來製作一更小的MOS電晶體元件，以達到節省成本 的目的。 請參考圖四，圖四為本發明之MOS電晶體4〇製程的流 程圖。綜合上述說明，本發明之MOS電晶體4〇的主要贺二 厂 60包含有下列步驟： 我程 步驟62 :於矽基材43表面上形成一近似長方形的閑極 41 〇 步驟64 :於閘極41兩側形成側壁子46。

4269 68 五、發明說明（6) 步驟66 :對半導體晶片30進行第一次離子佈植，以在矽 基材43表面鄰近二側壁子46之預定區域形成源 極48以及汲極50。 步驟68 :對半導體晶片30進行第一次熱處理，其溫度設 定在9 0 〇〜11 〇 〇 °c之間，加熱時間為丨〇〜3 〇秒 鐘。 步驟7 0 ··去除閘極41兩側之側壁子4 6。 步驟72 :對半導體晶片30進行第二次離子佈植，以在二 側壁子46下方之石夕基材43表面各形成一導電層 52且分別電連接於源極48及汲極5〇。 步驟74 ·對半導體晶片3〇進行第二次熱處理，將半導體 晶片3 0快速加溫至8 0 0〜11 〇 〇。〇後便立刻停止 加熱，以活化第二次離子佈植於二導電層5 2内 所佈植之佈植物質。 此外’本發明之MOS電晶體製程亦可以應用於一包含 有金屬石夕化物以及口袋式（hai〇)佈植製程的M〇s電晶體製 程。請參閱圖五和圖六，圖五和圖六為本發明半導體晶片 81之M0S電晶體8〇之另一實施例的製程示意圖。首先，依 照本發明製造M0S電晶體40的方法（如圖二所示），於半導 體晶片81之矽基材43表面形成閘極41、源極48與汲極50， 接著進行源汲退火的熱處理製程，然後利用自行對準法 (seif-aligned silicidation)，於閘極41、源極48 以及 汲極50表面分別形成一由WSix、TiSi2、MoSi2或CoSi2所構

第9頁 4^69 6 8 五、發明說明（7) 成的-聋1屬矽佑i層92和94 ’來分別降低閘極41、源極48與 没極5 0之電阻值’最後再去除閘極41兩側之側壁子4 6。其 次，在完成去除侧壁子46的蝕刻製程之後，隨即進行HDD 或LDD的離子佈植，並同時進行該口袋式佈植製程，以將 電性相同於矽基材43所掺雜之佈植物質，佈植於源極48以 及汲極50的下方’形成二較濃之換雜區域96。 由於在MOS電晶體80的結構中，源極48與汲極50表面 形成有一金屬矽化物層92 ’故使得在進行該口袋式（hai〇) 佈植製程時’佈植物質較不容易穿透進入源極48與汲極5〇 内’而會集中在二HDD或LDD導電層52下方形成二較濃掺雜 區域96 ’因此可以抑制源極48與汲極50發生不正常的貫通 (punch through)現象，並能減少源極48與汲極50底層與 砂基材43之PN介面（PN junction)的濃度，降低該PN介面 電容（PN junction capacitor)值，進而加快M0S電晶體80 的操作速度。 相較於習知M0S電晶體的製造方法，本發明之jjos電晶 體的製程，係將源極與汲極的活化執處理以及HDD龙U)D導 t層的活化執處揮合開進行，使得佈植範圍較小之HDI)或 LDD導電層的摻質不會因為源汲退火的高溫而過度向外擴 散產生短通道效應。因此本發明之M0S電晶體的製程，不 但具有一穩定的起始電壓，而且能有效地縮小M〇s電晶體 的面積來節省成本。

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Claims (1)

1. 42叫8丨v / --辦以η 六、申請專利範圍 __9— 1· 一種於一半導體晶片之基材（substrate)表面製造一金 屬氧化半導體（metal oxide semi-conductor,簡稱 M0S)電晶體的方法，其包含有： 於該基材表面形成一近似長方形之閘極； 於該閘極兩側之垂直側壁與該基材表面間之角落各形成 一侧壁子（spacer); 對該基材表面鄰近該二側壁子之預定區域進行第一次離 子佈植（ion implant)以形成一源極（source)以及一 ί及極(d r a i η ); 對s亥半導體晶片實施第一次熱處理（thermal annealing); 去.除5亥閑極兩側之侧壁子； 對該基材表面進行第二次離子钸植以使該二側壁子下方 之基材表面各形成一導電層，該二導電層係分別與該 源極及汲極相互電連接；以及 對該半導體晶片實施第二次熱處理以使該第二次離子你 植於該二導電層内所佈植之佈植物活化。 2. 如申請專利範圍第1項之方法，其中該第一次熱處理之 溫度係設定於9 〇 〇 t〜11 〇 〇乞之間，其加熱時間為！ 〇〜 3 0秒鐘。 3. 如申請專利範圍第1項之方法，其中該第二次熱處理係 為尖峰式快速熱製程（spike rapid thermal

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   processing)，其包含有下列步驟： 將該半導體晶片怏迷加溫至一… 加熱使該半導體晶片冷卻。 疋溫度後便立刻停止 其中該預定溫度係8 〇 〇〜 其中該二側壁子係為氮 4 _如申請專利範圍第3項之方法·， 11 0 0 °C。 5.如申請專利範圍第1項之方法， 化矽（s i 1 i c ο η n i t r i d e)所組成 其中於去除該閘極兩侧 下列步驟： 形成—会屬矽化物 源極與汲極之電阻值。 6 ·如申請專利範圍第1項之方法 之側壁子前，該方法另包含有 於該閘極 '源極與汲極表面 (silicide)層以降低該閘極 7.如申請專利範圍第6項之方法，其 由WSix，TiSi2、M〇Sia或Cosh所形成該金屬矽化物層係 其中該金屬矽化物層係 sel f~aligned 8.如申請專利範圍第6項之方法， 利用金屬石夕化物之自行對準法（ silicidation)所形成 ° 9.如申請專利範圍第1項之方法，其中該閘極包含有一閑 隹設於該基材表面之上，以及一

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