TW421855B - Packaging method of wafer level integrated circuit device - Google Patents

Description

A7 4 2)85 5 五、發明説明（/ ) 發明锸城： 本發明係有關於一種晶圚級積體電路裝置之封裝方 法，尤指一種僅需使用傳統晶圓製程及BGA封裝技術來進行 積體電路裝置之封裝，完全不需額外特殊的晶圓製程，即 可達到和由「晶圓程度封裝（Wafer Level Packaging)」 技術所製造出之積體電路裝置，具有相同之封裝體積更 小、更薄之優點。 發明背登： 積體電路裝置（Integrated Circuit Device，簡稱 1C)之封裝（Package)，除了傳統以導線架（Lead Frame)作爲積體電路晶片（IC Chip)與外界訊號連接之 介面之外，另一類係以金屬球（例如錫球，Solder Ball) 爲傳輸介質，如傳統之「球陣式積體電路封裝（Ball Grid Array IC Package，簡稱爲BGA Package)」即爲此例。 由於無論是傳統的導線架封裝或是傳統的BGA封裝都具 有尺寸相對較大之缺失，其封裝元件寬度除以晶片寬度的 比値（Package/Chip Ratio)多至少在1.6以上，造成許多 空間上的浪費。故目前半導體業界發展出許多所謂「晶片 尺寸封裝（Chip Scale Package，簡稱CSP)」技術，使積 體電路裝置之Package/Chip Ratio可低於1.2。而最近更 有業者藉由將封裝製程直接融入晶圓製程之中，以進行所 謂「晶圓程度封裝（Wafer Level Packaging)」技術，例 如圖一及圖二所市即爲使用Wafer Level Packaging所製造 出之積體電路裝置1 ' 2的例子，其積體電路裝置1、2的大 本I張尺度適用中国國家標準iCNS ) Λ4規格（UOX 297公釐） --r!---^----^------tT-------^ {請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 2 ____ 經濟部中央榡隼局員工消費合作杜印製 4 2 1 8 5 5 A7 _B7 五、發明说明（J ) 小幾乎和原晶片大小相同，達到使其Package/Chip Ratio 可接近於1的程度，大幅避免傳統封裝所可能浪費的空間。 然而，如圖一及圖二所示之Wafer Level Packaging於 實際運用上仍具有若干之缺失。例如，圖一所示者爲 SANDIA公司的產品，其主要是在積體電路裝置1之晶片11的 作動面上依序形成兩層金屬層12、13及兩層樹脂層14、 15，以將晶片11上之電路佈局延伸出來供焊接錫球16之 用。由於當將BGA封裝之積體電路裝置1的錫球16焊接到一 電路板上（俗稱SMT製程，或稱「上板」，圖中未示）時該 積體電路裝置1會承受到一定程度之高應力、高變形、及高 溫度。傳統BGA封裝元件因具有基板作爲電路板與晶片之間 的緩衝，故還不至於造成晶片的損壞。然而，圖一所示之 Wafer Level Packaging積體電路裝置1，雖然爲了避免在 錫球16焊接到電路板的過程中，其晶片11因高應力、高變 形的破壞，而特地在晶片11上形成兩層金屬層12、13及兩 層樹脂層14、15以加強保護、並當作晶片11與電路板之間 的緩衝層。可是，由於積體電路裝置1之緩衝層的熱膨脹係 數（Coefficient of Thermal Expansion，簡稱CTE)畢竟 與電路板的CTE値仍有相當程度之差異，因此其於SMT過程 中難免仍會發生晶片11損壞的現象，致使產品良率無法有 效提尚。 圖二所示爲ShelICase公司所推出之Wafer Level Packaging積體電路裝置2，其主要是在晶片21的作動面與 非作動面上均各以樹脂貼合有一玻璃層22、23，並將晶片 3 本紙掁尺度適用中國®家標聿i: C:、S Γα4規格（210X297公楚) ~~~ .--.——.---^----裝------訂-----^--線 (請先閱讀背面之注意事項再填寫本頁) A7 4 2 185 5 五、發明説明（夕） 21用傳輸作動訊號的鋁墊24 (A1 Pad)延伸至玻璃層22 外，再於焊接錫球25之側表面以銅金屬形成電路層26以供 焊接錫球25之用。圖二所示之積體電路裝置2雖然以上下兩 層強度相對較佳之玻璃層23、22來保護晶片21、且可避免 因爲晶片21與樹脂層之CTE値的差異所可能造成的邊緣翹曲 現象，然而，此方法不僅仍無法克服SMT過程中因電路板與 玻璃層22之CTE値差異所易產生之問題，且此方法由於必須 在晶圓（Wafer)的製程中預先將鋁墊24延伸至晶片21的切 割道上，所以在製程上也繁複許多。 此外，如圖一與圖二所示的習用Wafer Level Packaging技術，除了具有前述之缺失以外，其更具有一共 同的重大缺點，即，習用的Wafer Level Packaging技術全 部都必須在晶圓製程中實施，及且均必須設計額外且特殊 的晶圓製程來完成積體電路裝置1、2的封裝，故封裝成本 相對比傳統BGA積體電路裝置的封裝成本高出許多，且晶圓 製程的技術也相對較高者。 發明目的： 因此，本發明之主要目的，即在提出一晶圓級積體電 路裝置之封裝方法，僅需使用傳統晶圓製程及BGA封裝技術 來進行積體電路裝置之封裝，完全不需額外、特殊的晶圓 製程，即可達到和由「晶圓程度封裝（Wafer Level Packaging)」技術所製造出之積體電路裝置，具有相同之 封裝體積更小、更薄之優點，然而封裝成本與所需技術卻 相對較低者。 4 IU--.-------裝------訂-------懷 (讀先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 各贰張又度適用中國國家標率（CNS) Λ4说格（公t : A7 4 2185 5 五、發明説明（% ) 本發明之另一目的，係在於提供一種晶圓級積體電路 裝置之封裝方法，其封裝製程係以整片晶圓來進行後，再 加以切割成爲獨立之封裝元件，故可增進生產效率並相對 間接降低製程時間與成本。 本發明之再一目的，係在於提供一種晶圓級積體電路 裝置之封裝方法，藉由在晶片的上下兩側表面均貼附有一 層樹脂材質之非導電基板，不僅其CTE値與電路板相近而能 避免於SMT製程時所產生之問題，且更由於晶片上下兩側均 貼有非導電基板而可避免因非導電基板與晶片CTE値的差異 所發生之翹曲現象。 爲達上述之目的，本發明之晶圓級積體電路裝置之封 裝方法之一較佳實施例包括有下列步驟： a. 於一半導體基材（即，晶片）上形成複數個可獨立 存在之電路佈局單元； b. 將一具有複數個可獨立存在之金屬電路層之第一非 導電基板結合於該晶片具有電路佈局單元之側； Μ ·將晶片未具有電路佈局單元之側表面加以硏磨，使 該晶片的厚度變薄； b2.於晶片未具有電路佈局單元之側表面上另外又結合 一第二非導電基板； b3 使第一非導電基板之各金屬電路層分別與半導體基 材之各電路佈局單元對應耦合； c 將複數個金屬球植於非導電基板於較遠離晶片之側 表面上並耦合於金屬電路層；以及， _______5____ 本紙張尺度適用中国國家標準（CNS )八4規格（別乂297公整）'—" ~ ,,--r--------Μ衣------IT------it - ' (讀先W讀背面之注意事項再填寫本頁〕 經濟部中央標準局員工消費合作钍印製 4 2185 5 ΑΊ Β7_____ 五、發明説明（Γ) d.將晶片連同非導電基板一起進行切割使複數個電路 佈局單元一一分離成爲獨立之積體電路裝置。 其中，於步驟b3.中所述之使第一非導電基板之各金屬 電路層分別與晶片之各電路佈局單元對應耦合的製程，可 採用習知的打金線（Wire Bonding)製程、膠片自動焊接 (Tape Automated Bonding)製程、或是植內球於晶片與 基板之間的Flip Chip製程來進行。 當欲以打金線或是膠片自動焊接的方式來耦合晶片與 基板時，需在晶片之各電路佈局單元的預定位置處先分別 設有複數個焊墊以作爲電路佈局單元與外界耦合之電氣接 點，並且，於非導電基板對應於該焊墊的位置處則設置有 開孔，使前述之焊墊可露出於非導電基板之開孔內，以供 進行Wire Bonding或是Tape Automated Bonding的製程。 此外，於步驟b.與步驟c.之間則更包括有一灌膠 (Molding)製程步驟b’.：於各開孔的位置處塡入非導電封 膠（Epoxy)以覆蓋住該開孔。 爲了能更淸楚地描述本發明所提出之晶圓級積體電路 裝置之封裝方法之製程步驟及作用原理，以下將配合圖示 言羊細說明之： 圖示之簡里說明： 圖一係SANDIA公司所生產之習知的Wafer Level Packaging 積體電路裝置。 圖二係Shel ICase公司所生產之習知的Wafer Level 丨：-I——-----•裝——；----訂---r---'t (請先閲讀背面之注意事項再填寫本頁) _ _ 蛵濟部中央標準局員工消費合作社印製 本紙张尺度適用中國圏家標準（CNS )人4规格（210X29?公嫠〉 經濟部中央標嗥局負工消費合作社印製 421855 A7 -- B7 五、發明説明（厶）

Packaging積體電路裝置。 圖三A~三G係本發明之晶圓級積體電路裝置之封裝方法的一 較佳實施例。 圖示中之圖献說昍： 1習用積體電路裝置 11晶片 12、Π金屬層 14、15樹脂層 16錫球 2習用積體電路裝置 21晶片 22、23玻璃層 24鋁墊 25錫球 26電路層 31半導體基材（簡稱晶圓） 32第一基板 33焊墊 34開孔 35第二基板 36金屬導線 37封膠 38金屬球 較佳實施例說明： 本發明主要係採用傳統晶圓製程所製造之晶圓'並配 合BGA封裝製程實施於整片晶圓上，且本發明特於晶片的上 下兩側表面均各貼附有一層樹脂材質之非導電基板，待封 裝完成後再加以切割成爲獨立之積體電路裝置。本發明除 了可具有完全不需額外特殊的晶圓製程，即可達到和由 Wafer Level Packaging技術所製造出之積體電路裝置所具 有之相同封裝體積更小、更薄等優點之外，其生產效率更 ---------Λ------、1Τ---.---坡 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消費合作杜印製 4 2 ^85 5 A1 _B7___ 五、發明説明（7 ) 相對提高、而封裝成本與所需技術卻相對降低者。由於本 發明之樹脂材質之非導電基板其CTE値與電路板相近 '因而 能避免於SMT製程時所產生之問題，且更由於晶片上下兩側 均貼有非導電基板而可避免因非導電基板與晶片之CTE値的 差異所可能發生之翹曲現象。 本發明中所使用之BGA封裝製程，基本上可選擇採用相 同於習知的打金線（Wire Bonding)製程、膠片自動焊接 (Tape Automated Bonding)製程、或是植內球於晶片與 基板之間來耦合電路的Flip Chip製程、或是其它習用技術 來進行。 如圖三A〜三G所示，係本發明之晶圓級積體電路裝置之 封裝方法的一較佳實施例，於本較佳實施例中主要是以習 知的打金線（Wire Bonding)製程來作爲封裝方法的實施 例說明。然而任何熟習積體電路封裝技術之人士在參閱過 本說明書內容後，當可能輕易思及而使用其它習用封裝技 術來實施本發明者。 本發明之晶圓級積體電路裝置之封裝方法可包括有下 列步驟： (1)元件準備。準備一以傳統晶圓製程製造之半導體 基材31 (以下簡稱爲「晶圓」）、以及準備一第一非導電 基板32 (以下簡稱爲「第一基板」）。該晶圓31之一作動 面（Active Side)上藉由半導體製程形成有複數個可獨立 存在之晶片單元（Chip)，各個晶片單元均具有其獨立作 動之電路佈局單元（1C)，於各獨立電路佈局單元上之預 _________ _8__ 本紙張尺度適用申国國家榡準（CNS ) A4規格（210X29?公茇） ---------装 訂 後 (請先閲讀背面之注意事項再填寫本頁) 五 ___ 經濟部中央標準局員工消費合作钰印製 4 2185 5 A7 B7 發明説明（/) 定位置處分別設有複數個焊墊33以作爲電路佈局單元與外 界稱合之電氣接點。該第一基板32係以非導電樹脂材質所 製成，於本較佳實施例中’該第一基板32可爲習用之膠片 式基板（Tape)爲較佳。第一基板32之至少一側面上形成 有可獨立存在之一或多層的金屬電路層（未編號）。該第 一基板32的尺寸設計大致上係配合對應於該晶圓31、而令 晶圓31上之各獨立晶片單元上的電路佈局單元可大致分別 對應於第一基板32之獨立金屬電路層。並且，第—基板32 於對應於該焊墊33的位置處則係設置有開孔34，該金屬電 路層係延伸近該開孔34週緣。 (2) 上片（Taping)。如圖三A所示，將前述之第一 基板32以非導電黏著物，例如習用之樹脂（epoxy)或是熱 熔性雙面膠帶（Dual-Sided Adhesive Tape)，黏貼於晶 圓31之作動面上（即，具有電路佈局單元之側表面），並 使晶圓31之焊墊33係恰露出於該開孔34之中而未被第一基 板32所遮蓋。此時’倘若第一基板32是以樹脂黏貼於晶圚 31上’則吾人可暫不先將樹脂完全烘烤使其完全硬化，而 僅需烘烤到足夠使第一基板32固定結合於晶圓31上即可。 (3) 硏磨（Grinding)。如圖三B所示，將晶圓31之 非作動面（即，未貼附有第一基板32之側表面）藉由硏磨 設備或其它方式加以硏磨使晶圚31之厚度變薄。此步驟可 降低封裝完成後之元件整體厚度。 (4) 上片（Taping)。如圖三C所示，於晶圓31之非 作動面上以樹脂黏膠黏貼一第二基板35。於本較佳實施例 --------.^装 I I I 訂n ^ (請先Μ讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS > A4規格（2丨0:<297公釐） 經濟部中央標準局員工消費合作社印製 4 2185 5 A7 _B7_ 五、發明说明（/ ) 中，該第二基板35基本上係以相同於第一基板32的材質所 製造，因此具有和第一基板32幾乎完全相同的熱膨脹係數 ΟΈ値。然而，於第二基板35上可省略前述金屬電路層的製 作以降低第二基板35的成本。此時，倘若第二基板35是以 樹脂黏貼於晶圓上，則吾人可於此步驟完成後將第一及第 二基板32、35烘烤完全使黏貼用之樹脂完全硬化。 (5) 打線（Wire Bonding)。如圖三D所示，將第一 基板32之開孔34週緣的金屬電路層藉由金屬導線36 (以金 線爲佳）焊接於晶圓31上與其對應之焊墊33，達成將第一 基板32之各個獨立金屬電路層與晶圓31之各個電路佈局單 元一一分別對應耦合之目的。 (6) 灌膠（Encapsulating)。如圖三E所示，於各開 孔34位置處灌注樹脂材料之封膠37，該封膠37至少應覆蓋 住焊墊33、金屬導線36、及金屬導線36兩端與晶圓31及第 一基板32之結合處的附近。於較佳實施例中，此灌膠製程 可以「頂上注膠（Glob Top)」的習用技術實施。 (7) 植球（Ball Attaching)。如圖三F所示，將複 數個金屬球38 (以錫球Solder Ball爲較佳）植於第一基板 32較遠離晶圓31之側表面上，且金屬球38係與金屬電路層 相耦合。 (8) 切割（Dicing)。如圖三G所示，將晶圚32連同 第一、第二基板32、35—起進行切割使複數個電路佈局單 元（晶片單元）一一分離成爲獨立作動之積體電路裝置。 其中，該第一基板32之金屬電路層可爲一層或多層之 10 本紙張尺度適用中國國家標準（CNS ) Λ4規格（UOX29"?公雙） I:：-------装---1---訂---_-I:---t (請先閱讀背面之注意事項再填寫本頁) 5 A7 B7__ 五、發明説明（p ) 設計。當第一基板32之金屬電路層爲多層、或者金屬電路 層係與金屬球38位在基板32之不同側時，金屬電路層可藉 由複數個貫穿於第一基板的導電栓（Plug，未圖示）來耦 合金屬電路層與金屬球38上。由於此導電栓技術爲業界習 知的技術，故在此並未予以圖示且將不多予贅述。 經濟部中央標_局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 本發明之晶圓級積體電路裝置之封裝方法，除了如前 述般可以習知的打金線（Wire Bonding)製程之外，更可 選擇而改以「膠片自動焊接（Tape Automated Bonding， 簡稱爲TAB)」製程來耦合基板之金屬電路層與晶圓之電路 佈局單元。若吾人欲選擇實施TAB製程時，首先如前述步驟 (1)中之該第一基板32必須爲TAB基板，即，該TAB基板上 t的金屬電路層係延伸突出入該開孔34內週緣而形成複數個 內引腳（未圖示）結構。於步驟（2)中所述之上片過程 時，TAB基板之各內引腳恰分別對應於各焊墊33的位置，使 得當將TAB基板加壓加熱結合於半導體基材（晶圓31)時， 藉由一加壓模具由該開孔34處將內引腳同時也焊接耦合於 對應之焊墊33，達成將金屬電路層與半導體基材之電路佈 局卓兀相互親合之目的》並因此可省略_述步驟（5)提及 之打線製程，可簡化製程而功效相同。由於此TAB製程爲業 界習知的技術，故在此並未予以圖示且將不多予贅述。 於另一較佳實施例中，本發明之晶圓級積體電路裝置 之封裝方法，除了如前述般可使用習知的打金線或是TAB製 程之外，還可選擇改以植內球於晶圓與第一基板之間的習 用FI ip Chip製程來耦合第一基板32之金屬電路層與晶圓31 11 本紙張尺度適用中國國家標隼（CNS ) A4C格<' 2_Γ(ϊχ297公f A7 ^ ^ u> -； .____________. 五、發明説明（// ) 之電路佈局單元。於Flip Chip製程中’主要是在第一基板 32之預定位置處（或是晶圓31的焊墊33)上植有複數個內 球（Inner Ball，未圖不）’且於第一基板％上不一疋要 具有如前述步驟（1)所述之開孔34，藉由加熱加壓將基板 32黏貼於晶圓31上、同時內球也焊接耦合於第一基板32之 金屬電路層與晶圓31之電路佈局單元之間。由於此Flip Chip製程也爲業界習知的技術，故在此並未予以圖示且將 不多予贅述。 本發明相對於習用技術至少具有下列優點： (1 )本發明所生產出之積體電路裝置相對於傳統導線 架或是BGA裝置而言，本發明之積體電路裝置的尺寸更小、 厚度更薄，本發明之積體電路裝置的Package/Chip Ratio 幾乎可接近於1，可達到與Wafer Level Packaging封裝技 術相似的效果。 (2) 本發明係採用傳統晶圓製程所製造之晶圓31、並 配合BGA封裝製程實施於整片晶圓31上，所以和習用Wafer Level Packaging技術比較起來，本發明所需之技術相對較 容易、且封裝成本相對較低。 (3) 本發明之金屬球38係植於樹脂材質之第一基板32 上’其在SMT過程中可提供較佳之緩衝效果（緩衝效果相同 於習知BGA裝置）’且由於第一基板32與電路板之CTE値較 接近’故於SMT過程中較不易產生熱應力集中現象，產品可 靠度亦較佳。 (4) 本發明於晶片單元的兩相對側均各結合有一基扳 —一._ 12 f %先間讀背面之注意事項再填寫本頁) 裝. 訂 經濟部中央標率局負工消費合作社印製 巧八七通用中國國家標率（CNS ) :\4規格 二丨0入29?公炝 經濟部中央標準局員工消費合作社印製 4 2185 5 at ___ B7 五、發明説明（p) 32、35，使其在幾何上形成對稱，可避免因晶片與基板CTE 値的差異而導致晶片翹曲甚至損毀現象。 (5) 本發明係以一整片晶圓31同時進行封裝製程、待 封裝完成後再加以切割成爲獨立之積體電路裝置，此種 「批量生產（Batch Production)」的方式相對於習知BGA 封裝技術均是以一片一片晶片上片的方式進行封裝而言， 本發明的生產效率更相對提高、.生產成本相對降低。 (6) 於製程中較大面積且較強硬度之晶圓31可對膠片 式基板32、35提供一支撐作用，可利於製程得進行且不需 額外的支撐板結構。 當然，以上所述僅爲本發明之較佳實施例，其不應用 以侷限本發明之實施範圍者。例如，前述之實施例雖然是 以一整片晶圓來批量實施積體電路裝置之封裝製程，然 而’吾人亦可選擇以二分之一片晶圓、四分之一片晶圓、 或是其它具有至少兩個晶片單位所組成之較大晶片來實施 者。又如，前述之第一、第二基板除了可以是膠片式基板 外、也可以是類似於傳統印刷電路板之結構強度較佳但厚 度較厚之基板。所以，凡根據本發明之內容所作之部份修 改’而未違背本發明之精神時，皆應屬本發明之範圍者。 綜上所述，本發明之晶圓級積體電路裝置之封裝方 法，完全克服習用技術所具有的種種缺失。由此可知，本 發明之貫用性及進步性顯應具備。此外，本發明於申請前 並未曾見於任何公開場合或刊物上，因此本案深具「實用 性、新穎性及進步性」之發明專利要件，故爰法提出發明 —------- 13 — 本纸浪尺度適用伞國國家標牟（CMS ) A4規格(2丨0X297公楚)~~- —一丨：---^----裝---.---訂------線 (諳先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 4 2 丨 8 5 5 A7 B7 五、發明説明（/$ ) 專利之申請。祁請貴審查委員允撥時間惠允審查並早賜與 專利爲禱。 本紙張尺度適用中國國家標隼（CN_S ) Λ4规格（210 :X 297公釐 ——·ί:---^----裝---.--^--訂------線 r (請先閲讀背面之注意事項再填寫本頁)

Claims (1)

1. 經濟部t央標準局員工消费合作社印裝 4 2185 5 鉍 C8 D8 六、申請專利範圍 1. 一種晶圓級積體電路裝置之封裝方法，包括有下列步 驟： a. 於一半導體基材上形成複數個可獨立存在之電路佈局 單元； b. 將一具有複數個可獨立存在之金屬電路層之非導電基 板結合於該半導體基材具有電路佈局單元之側，並使 非導電基板之各金屬電路層分別與半導體基材之各電 路佈局單元對應耦合； c. 將複數個金屬球植於非導電基板於較遠離半導體基材 之側表面上並耦合於金屬電路層； d. 將半導體基材連同非導電基板一起進行切割使複數個 電路佈局單元一一分離成爲獨立之積體電路裝置。 2. 如申請專利範圍第1項所述之晶圓級積體電路裝置之封裝 方法’其中’於步驟b.中，當將非導電基板結合至該半 導體基材具有電路佈局單元之側以後，更包括有一步驟 bl ·:將半導體基材未具有電路佈局單元之側表面加以硏 磨，使該半導體基材的厚度變薄。 3. 如申請專利範圍第1或2項所述之晶圓級積體電路裝置之 封裝方法，其中，於步驟b.中，當將該非導電基板結合 至該半導體基材具有電路佈局單元之側以後，更包括有 一步驟b2·:於半導體基材未具有電路佈局單元之側表面 上另外又結合一非導電基板。 4. 如申請專利範圍第1項所述之晶圓級積體電路裝置之封裝 ------^----Μ------，玎------Ψ (請先閲讀背面之注意事項再填寫本頁) 本紙铁尺度適用中國爾家揉丰（CNS ) A4规格（210X297公釐） 經濟部t央標隼局員工消費合作社印製 4 2 185 5 is C8 D8 六、申請專利範圍 方法，其中，於步驟a.中所述之半導體基材，其各電路 佈局單元於預定位置處分別設有複數個焊墊以作爲電路 佈局單元與外界耦合之電氣接點，並且，於步驟b.中所 述之該非導電基板其至少於對應於該焊墊的位置處係設 置有開孔，而使焊墊未被非導電基板所遮蓋。 5. 如申請專利範圍第4項所述之晶圓級積體電路裝置之封裝 方法，其中，該非導電基板係爲一「自動焊接膠片式基 板」（Tape Automated Bonding Tape，簡稱爲TAB基 板），該TAB基板上的金屬電路層係延伸突出入該開孔內 週緣而形成複數個內引腳結構，且各內引腳恰分別對應 於各焊墊的位置，使得當將TAB基板加壓加熱結合於半導 體基材時該內引腳同時也焊接耦合於對應之焊墊，達成 將金屬電路層與半導體基材之電路佈局單元相互耦合之 目的。 6. 如申請專利範圍第4項所述之晶圓級積體電路裝置之封裝 方法，其中，該金屬電路層係延伸近該開孔週緣，並 且，於步驟b.中所述之使非導電基板之各金屬電路層分 別與半導體基材之各電路佈局單元對應耦合的方式，係 將開孔週緣之金屬電路層藉由金屬導線焊接（Wire Bonding)於對應之焊墊，達成將金屬電路層與半導體基 材之電路佈局單元相互耦合之目的。 7. 如申請專利範圍第4、5或6項所述之晶圓級積體電路裝置 之封裝方法，其中，於步驟b,與步驟c.之間更包括有一 步驟b’.：於各開孔的位置處塡入非導電封膠（Epoxy)以 16 本紙張尺度逋用中國圉家襟準（CMS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) A8 B8 CB D8 421855 六、申請專利範圍 至少覆蓋住金屬電路層與電路佈局單元相互耦合處附 近。 8. 如申請專利範圍第1項所述之晶圓級積體電路裝置之封裝 方法，其中，於步驟b.中所述之使非導電基板之各金屬 電路層分別與半導體基材之各電路佈局單元對應耦合的 方式，係藉由複數個內球（Inner Ball)設置於非導電 基板與半導體基材之間的預定位置處，以供焊接耦合該 金屬電路層與電路佈局單兀，而爲一俗稱Flip Chip的結 合方式。 9. 如申請專利範圍第5或8項所述之晶圓級積體電路裝置之 封裝方法，其中，金屬電路層係設置於非導電基板朝向 半導體基材之側，且該金屬電路層係藉由複數個貫穿於 非導電基板的導電栓（Plug)來耦合於該位於非導電基 板遠離半導體基材之側的複數個金屬球上。 10·—種晶圓級積體電路裝置之封裝方法，包括有下列步 驟： a. 準備一晶圚，於該晶圓上具有複數個晶片單元，於各 晶片單兀上均分別设有積體電路佈局’各電路佈局於 預定位置處分別設有複數個焊塾以作爲與外界耦合之 電氣接點； b. 將一第一基板結合於晶圚具有積體電路佈局之該側表 面上，於該第一基板上具有複數個金屬電路層及複數 個開孔，金屬電路層可對應配合該晶片單元之電路佈 局、且開孔的位置恰對應於該焊墊的位置處，使焊墊 本紙張尺度適用中國面家揉準（CNS > A4规格（210X297公釐） (請先閲讀背面之注$項再填寫本頁) 、?! f 經濟部中央標準局員工消費合作社印聚 經濟.郅中央橾準局貝工消費合作杜印製 4 2185 5 六、申請專利範圍 未被非導電基板所遮蓋； C ·於晶圓未具有電路佈局之側表面上另外又結合一第二 基板； d. 於第一基板之開孔位置處灌注非導電封膠樹脂； e. 將複數個金屬球植於第一基板於較遠離晶圓之側表面 上，且金屬球係與金屬電路層相鍋合；以及， 將晶圓連同第一、第二基板一起進行切割使複數個晶 片單元一一分離成爲獨立之積體電路裝置。 11 ·如申請專利範圍第10項所述之晶圓級積體電路裝置之封 裝方法，其中，於步驟b.中，當將第一基板結合至該晶 圓以後，更包括有一步驟bl.:將晶圓未具有電路佈局 單兀之側表面加以硏磨，使晶圓的厚度變薄。 12. 如申請專利範圍第10項所述之晶圓級積體電路裝置之封 裝方法，其中，步驟b.中所述之該第一基板係爲一「自 動焊接膠片式基板」（Tape Automated Bonding Tape ’簡稱爲TAB基板），該TAB基板上的金屬電路層係 延伸突出入該開孔內週緣而形成複數個內引腳結構，且 各內引腳恰分別對應於各焊墊的位置，使得當步驟b.中 將TAB基板結合於晶圓時，該內引腳同時也焊接耦合於 對應之焊墊，達成將金屬電路層與晶圓之電路佈局相互 耦合之目的。 13. 如申請專利範圍第10項所述之晶圓級積體電路裝置之封 裝方法，其中，該金屬電路層係延伸近該開孔週緣，並 且，於步驟c.與步驟d.之間更包括有一步驟cl.:將開 ----------装-------.1T------Ψ (請先S讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標率（CNS ) A4規格（210X297公釐）

   六、申請專利範圍 孔週緣之金屬電路層藉由金屬導線焊接（Wire Bonding)於對應之焊墊，達成將金屬電路層與半導體 基材之電路佈局單元相互耦合之目的。 14.如申請專利範圍第10項所述之晶圓級積體電路裝置之封 裝方法，其中，金屬電路層係藉由複數個貫穿於非導電 基板的導電栓（Plug)來耦合於該位於第一基板遠離晶 圓之側的複數個金屬球上。 · ---------裝------訂------線Id (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標隼（CNS ) A4規格（210X297公釐）