TW417356B - Circuit arrangement with combinational blocks arranged between registers - Google Patents

Description

417356 A7 B7 經濟部中央標隼局貝工消費合作社印裝 五、發明説明（'） 在發展同步電路時，通常有所謂組合式方塊KBL(亦稱 為組合式電路，諳參閲第1,2圖）配置於暫存器（以下例 如稱為輸入暫存器RG1和输出暫存器RG2)之間。為了遵 循依實際情況而定之設定時間（set-up time)及保持時 間（hold time),目前有三個原則用來設置組合式方塊 和暫存器。 .經由組合式方塊KBL後之值的改變所需之傳送時間/ I · 延遲時間KBL-VZ小於時脈（clock)週期減去設定時間Setup /Hold-VZ以及減去信號經由暫存器RG之傳送時間RG-VZ 。這已圖示在第1圖中。在輪入暫存器RG1和輪出暫存 器RG2之間連接一値組合式方塊KBU暫存器RG1和RG2以 時脈信號T控制。 .經由組合式方塊KBL後之值的改變所需之傳送時間 較時脈信號T之時眤週期大一値因數N，但此結果只有在 N膣時昵信號之後在組合式方塊KBL之後的輸出暫存器 RG2的輸出端上量取。 .經由組合式方塊KBL後之值的改變所需之傳送時間 較時脈信號T之時眤週期大一個因數N。但此結果只有 在N掴時脈信號之後會儲存在組合式方塊KBL之後的輸 出暫存器RG2中，因此輸出暫存器RG2上之致能接點EN 須以延遅N個時昵信號之由控制電路CON産生的脈衝來 控制。這司在第2 _中看出。 組合式電路KBL之傳送時間因此須依下述方式設計，即 ，在其輸出端上最後可能之信號值之改费通常可決定此 -3 - (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS ) Α4規格< 2丨0Χ297公釐）

Λΐ »3〇^ Α7 ___Β7 五、發明説明（） 種傳送時間。此種情況通常在操作時亦可發生。 但若組合式電路之已確定的輸入信號不改變，則不必 考慮其對傳送時間之影響。在輸入信號中，若其與決定 組合式電路之傳送時間有關，則在此種情況中傅送時間 經由組合式電路而變少。 由徳國專利文件DE3606406C2中已知有一種具有組合 式方塊之電路配置，其中組合式方塊之輸出信號輸出至 連接於其後之輸出暫存器。 此外，由歐洲專利文件EP0456399A2中已知有一種具 有組合式方塊和儲存單元之電路。 本發明之目的是使用上述之效應且在組合式電路之輸 出端上量取依據事件而定之値。 此目的藉申請專利範圍第1項之特徵而達成。 本發明之其它形式敘述在申請專利範圍各附屬項中。 本發明將依據第3和4圖作進一步說明》 圖式簡單說明： 第1和第2圖爲具有組合式方塊之傳統電路配置。 第3圖爲本發明具有組合式方塊之電路配置。 第4圖爲本發明之電路在加法器上之應用，此加法器 配置在輸入暫存器和輸出暫存器之間。 以時脈驅動之儲存元件以下總是以暫存器表示而和其 只用一個實施形式來說明無關，此處之暫存器只能儲存 一個位元（這亦可以正反器（Flip-Flop)來表示）或可儲存 多個位元。暫存器不只表示一種可接收輸入値之儲存元 件，而且亦指其它或另一種可設定（set),重置（reset)數位 値之儲存元件（這稱爲JK-正反器）或依情況而儲存數位値 之儲存元件（這稱爲具有致能端點之正反器/暫存器）。此外， 暫存器仍然可具有其它非同步設定-或重置輸入端* 本紙張尺度適用中國國家標準（CNS M4規格（2IOX297公釐} (請先閲讀背面之注意事項再填寫本頁) - 經濟部智慧財產局員工消費合作社印製 ^317256 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明（3 ) 第3圖顯示本發明之方塊圜，輸人暫存器RG1之輸入值 E_RG1和輸出值A_RG1在一比較單元COM中進行比較（至少 一部份）。因此可確定：在時脈信號T之最近的時脈邊緣 之後在輸出端是否或何處已發生信號值之轉變。控制電 路C0N1建設性地由此產生一個信號R,利用信號R可依據 信號侑之轉變情況來控制接於組免式電路K B L之後的輸 出暫存器RG 2的負載。此外，當需要時仍可使用此種由 控制電路C0N1發出之信號R,从便當時或數個週期之後有 一新的值可施加至輸入暫存器RG1。 第4圖顯示上述發明應用於加法器ADD之例子，加法 器ADD配置於輸人暫存器RG1和輸出暫存器iiG2之間。輸 入暂存器RG1具有二個4位元組（byte")之輸人0P1,0P2M 及一個4位元組之输出AG。加法器ADD以纯組合方式構 成。在輪入暫存器R G 1輸人端之蓮算元0 P 1和0 P 2 Μ及輸 出端中二個較低值之位元組（稱為LSB;較高值之位元组 以MSB表示）在）(OR-電路X0R中Μ位元方式進行X〇R-運算 ，當二個值不同時，其X 〇 R -運算之輸出值是” 1 ”，否則 為” 0”。利用X 0 R -運算之所有輪出值，則現莅可藉由H 0 R -雷路N0R來進行NOR運算。若X0R -運算之輸出等於”1”，即 ，有一事件發生於較低之位元，則輸出為” 〇”。在X 〇 R -運算之所有輸出都是” 0 ”之情況下，” 1 "會產生於Η 0 K -運 .簞之輸出端。 此棰”1” 一方面在電路DFF中被延遲，Κ便將輸出暫存 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） 五、發明説明（） 器RG2之致能輸入端EN設定成”1”，使加法器ADD之輸 出値可利用最近之時脈信號T而儲存在輸出暫存器RG2 中。另一方面此種”1”値可被輸出以作爲旗標（flag),因此， 依據輸入暫存器RG1之輸入端上之値仍可保持（hold)其它 之時脈（clock pulse)。在此情況中，此値”1”稍後在NOR· 運算之輸出端會顯示一個時脈，此種結果稍後可將時脈驅 動至暫存器RG2中。 主要元件符號說明： (請先閲請背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 RG1 輸 入 暫 存 器 RG2 輸 出 暫存 器 KBL 組 合 式 方 塊 COM 比 較 單 元 CONI 控 制 電 路 ADD 加 法 器 XOR 互 斥 或 閘 電路 NOR 反 或 閘 電 路 DFF sSf 甩 路 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐>

Claims (1)

1. 公告本 417355 A8 B8 C8 D8

   六、申請專利範圍 第85112621號「具有配置在暫存器間之組合式方塊的電路 配置」專利案 （89年6月修正） (請先閱讀背面之注^h項再填寫本頁〕 六申請專利範圍： i 1. 一種具有配置在暫存器（RG)間之組合式方塊（KBL)的 電路配置，其特徵爲： 連接於組合式方塊（KBL)之前的輸入暫存器（RG1)的 輸入端（E_RG1)和輸出端（A_RG1)是與比較單元（COM) 相連接，比較單元（COM)將輸入暫存器（RG1>之輸入 端和輸出端上之値進行比較且在輸入端產生信號値轉 變時發出一個控制信號以便將組合式方塊（KBL)之輸 出値載入連接於其後之輸出暫存器（RG2)中。 义如申請專利範圍第1項之電路配置，其中設有控制電 路（CON1)，當輸入暫存器（RG1)之輸入端和輸出端上 之値相等時此控制電路（CON 1)會由控制信號產生一種 接管（take-over)信號（R>以用於輸出暫存器（RG2>之致 能輸入端，使得信號（R)可利用最近之時脈信號（T)來 接管組合式方塊（KBL)之輸出値。 經濟部智慧財產局員工消費合作社印製 3.如申請專利範圍第1或第2項之電路配置，其中組 合式方塊（KBL)以加法器（ADD)構成；傳送至輸入暫存 器之運算元（〇Ρ1，〇Ρ2)的低値位元組（LSB)和輸入暫存 器（RG1)輸出端上所發出之儲存運算元的低値位元組 在比較單元（COM)中進行比較且在相等時會產生控制 信號》 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） 6 5 oi 7 ABCD 、申請專利範圍 4. 如申請專利範圍第3項之電路配置，其中比較單元是 —種XOR -電路。 5. 如申請專利範圍第3 項之電路配置，其中制控電路 (C Ο Ν 1 )是一種Ν Ο R -電路。 6. 如申請專利範圍第1或第2項之電路配置，其中會供 應接管信號（R)以淸除（clear)輸入暫存器》· (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）