TW412792B - Etching back process for solving the plug loss - Google Patents
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經濟部中央標準局貝工消費合作社印製 412792 A7 B7五、發明説明() 發明領域: 本發明係與一種半導體製程有關,特別是有關於一種 形成内連線於積體電路晶片上的半導體製程。 發明背景: 自從第一個積體電路元件的誔生以來,半導體工業已發 展了近四十年,而半導體製造的技術亦持續的進展,以將晶 片上元件的尺寸減至最小;藉由如沈積、微影、蝕刻、以及 熱處理等製程技術的進步,積體晶片上元件與電路的積集度 亦曰益提昇,以目前的製程技術而言,單一晶片已能容納數 千萬個、甚至是數億個元件,製程技術的進展亦使積體電路 上的元件大小可縮減至次微米(sub-micron)的尺寸範圍内, 以達到更高積集度的目標。 在密集排列的元件下,晶片上的導電内連線結構亦隨之 縮減尺寸,各元件間的導電線路、例如多晶矽導線或金屬導 線等,必需在不影響原來電路操作電性的要求下、在寬度上 更加縮減。在次微米、甚至是深次微米的階段中,内連線結 構必需能提供各導體及連接區域間良好的電性接觸,以提昇 電路的操作性能。 一般而言,晶片上内連線的結構主要是由數層金屬連線 所組成,在較高積集度的晶片上,會使用到三層或是三層以 I--In ϋ - I n I,,士^1 If n -! 丁 ...M. (請先閲讀背面之注意事項再填寫本頁) * - 本紙張尺度通用中國國家標準(〔〜5)六4現格(2;0乂 297公釐) 412792 A] B1 五 、發明説明( 2金屬層來完成整個電路的連接’而在各層金屬層或是其 =方導電區域之間’-般是以導體插塞相連,而形成所需 ,_ 第—圊所示,半導體基材l〇上具有待形 成電性連接的導體區域] 峰12’介電層μ則形成於基材1〇上、 ' ;其内足義接觸洞或連接洞’在沈積黏著層Μ與阻障層 之後,即填入導體層20於接觸内及介電層14的上方, 以做為形成插塞的材料, 經濟部中央標準局員工消费合作社印製 {請先閲讀背面之洼意事項再填寫本頁) 為了於接觸洞内留下插塞,並提供下方導電區與後績形 成之上方導線層之間的連接,之導體層2〇填入後即進行導 體層2 0的回蝕。理想上來說,以鎢或其他導體材料、例如 鋁或以鋁為主的導體材鋁銅或鋁矽銅等,其所形成的導體層 2〇,應回蝕至接觸洞以外的導體材料皆完全被去除,並留下 I整的插塞於接觸洞之内,也就是使留下的插塞具有與介電 層14表面處相近的高度。然而,在傳統的插塞回蝕製程之 中’回姓製程的控制並不容易’很難同時達到完全去除接觸 洞外的殘留物、以及留下完整的鎢插塞的目的,若回蝕製程 進行至完全去除,也就是將第二圖中所示之殘留物2〇b完全 去除為止’通常會產生嚴重的插塞損失,而形成如圖中已被 過度鞋刻的插塞20a :相反的,若需維持完整的插塞,則會 在接觸洞外留下許多未完全蝕刻去除的導體材料殘留物 20b’而於内連線製程完成後導致如漏電或短路等的問題。
Ivo Miller等人於其所發表之論文"Tungsten Etch Technology f〇r Submicron Devices"(Advanced Metallization 本紙張尺度適用中國國家標準(CNS )戎4规格(2!0/:297公斧) 經濟部中央標準局貝工消费合作社印紫 412792 Λ7 B7 五、發明説明() for ULSI Applications Proceedings of Conference, p. 463-p, 469,1 992),即揭露在鎢蝕刻製程中插塞損失的問題,並 提到全面沈積/回蝕製程之利用,其目的即希望在使鎢在製 程後能填滿於接觸洞或連接洞之中,而鎢回蝕時的微負載效 應(microloading effect)問題具有重要的影響;傳統的製程t 亦應用了許多不同的方法,例如以在蝕刻終點加入高分子的 化學组成、或是藉由減少蝕刻劑濃度的方式,以減少此一效 應。然而,Ivo Miller等人亦提到這些方法同時會對系統的 潔淨度及晶圓的產能有所衝擊。在他們的研究中也發屐出在 單晶圓電漿系統中、使用含氟電漿的鎢回蝕製程,並評估溫 度對微負載效應及鎢/氮化鈦蝕刻選擇率的影響,其中提出 一種在較低溫度下控制微負載效應及鎢/氮化鈦蝕刻選擇率 的方法,以在不產生過度插塞損失及氮化鈦損失下、使製程 的寬容度達到最佳化。 此外,在Wang等人所獲的美國專利第5,641,7丨0號、 "Post Tungsten Etch Back Anneal, to Improve Aluminum Step C o v e r a g e"中,即提到使用回火製程的鎢回蝕過程’以消除 插塞週圍的溼氣,並同時藉由氮氣環境的熱處理形成保護性 的氮膜保護鎢層。然而,其中並未提及傳統鎢回蝕製程中插 塞損失的問題》 本紙伖尺度適州中國國家標準(CNS ) Λ4说格UUTX297公埯) l^v ^^^^1 ^^^^1 ^^^^1 ———I ^^—^1 ^^^^1 I n mi ^^^^1 「,J i -a * _ I (请先閱讀背面之注意事項再填寫本頁) 412792 經濟部中央標準局員工消費合作社印製 A7 B7五、發明说明() 發明目的及概述: 本發明的目的為提供一種形成插塞的回蝕製程。 本發明的另一目的為提供一種回蝕製程,以消除傳統 傳統製程中插塞損失的問題。 本發明中用以解決插塞損失之内連線製程,可包含以 下步驟:首先提供半導體基材,基材上具有介電層形成於其 上,並具導體層填入於介電層之接觸洞内及形成於介電層上 方;接著回蝕導體層,以去除部分之導體層至導體層之下方 層表面處;並進行緩衝步驟,以降低基材之溫度;最後並對 導體層進行過度蝕刻步驟,以留下導體插塞於接觸洞内。 第一次回蝕導體層的主蝕刻步驟係以習知的蝕刻劑加 以進行,以較佳例而言1使用之氣體包含流量約為80至 1 60sccF6、20至80sccm之間的氬氣,並可選擇性的 加入氧氮氣取代氬氣等,反應室的壓力約 為1 0至3 0毫的溫度可能由反應起始時的1 0 °C至 20 °C隨反應的進行而上升至40 °C至60 °C之間或之上;操作 時的電漿源能量約為1 〇〇〇至2000瓦特之間、偏壓能量約為 5 0至1 0 0瓦特之間。 上述之緩衝步驟,係利用降低電漿能量之方式進行, 並將電漿能量減至回蝕步驟之電漿能量的1 /2以下,以降低 基材之溫度;在最佳實施例中,緩衝步驟中係以同時關閉回 蝕步驟之電漿源能量及偏壓能量的方式進行。以較佳實施例 (請先閎讀背面之注意事項再填寫本頁) -訂_ 泉 本紙張尺度適用中國國家標隼(CNS ) A4*i格(2丨0X297公釐) 412792 Λ A Β 五、發明説明() 而言,上述之導體層可包含鎢層或是含鋁的導體層。 在第二次姓刻導趙層,也就是過度钱刻的步鄉中,可 使用相同的㈣劑,而反應的參數會有所調整,以較佳例而
能量約為2 0至5 0瓦特之間< 詳其 失 損 塞 插 決 解 中下 明如 發驟 本步 細 應 在 形 以 ' 方 上 材接 基連 體性 導電 半之 供伸 提延 先外 首對 : 成 其於材 ,區基 時電於 程導層 製有電 線具介 連上成 内材形 於基並 用,; 並電 , 導 内及 其洞 於觸 洞接 gnv 觸、 接層 義電 定介 以於 層 層 電著 介黏 之成 分形 部著 除接 去 ; 再處 ;區 上電 區導 電至 導伸 及延 層姓 體回 導刻 成¾ 形漿 後電 之以., 上; 之方 層上 著層 fe-& 於介 層於 障成 阻形 成並 形 、 再内 I 洞 上觸 面接 表於 之入 區填 衝以 緩, 行下 進以 並/2 處的 面量 表能 層t 障電 阻之 至驟 層步 體蝕 導回 之至 分減 部量 除能 去漿 以電 ’ 將 潛 ’ 體驟 導步 I— I n^i —^^1 - ——«^1 ^—^1 f . ---- is i :1 vOJ (請先閲讀背面之注意事項再填寫本頁) 』 經濟部中央標準局負工消货合作杜印製 下透 留並 以, ,上 驟材 步基 刻於 度線 過連 行體 進導 層成 體形 導後 對之 著 ; 接内 "I 洞 度觸 溫接 之於 材塞 基插 低體 降導 線 體 導 化 案 圖 再 後 最 ;線 接連 連體 性導 電義 成定 形以 區層 電著 導黏 與及 塞層 插障 體阻 導、 過層 本紙悵尺度通用中國國家標準(CNS)八4见樁(210κ 297公簸) 412792
AT B7五、發明説明() 經濟部中央標準局員工消費合作社印製 圖式簡單說明: 第一圖 顯示傳統製程中基材上具有接觸洞與填入 之金屬層的截面示意囷。 第二圖 顯示傳統製程中插塞損失及/或殘留物等問 題的截面示意圖》. 第三圖 顯示本發明中於基材上之介電層定義接觸 洞後的截面示意圖。 第四圖 顯示本發明中形成導體層填入於接觸洞 内、並形成於介電層上方的載面示意圖。 第五圖 顯示本發明中以電漿蝕刻回蝕導體層,以去 除部分之導體層至阻障層表面處之截面示 意圖。 第六圖 顯示本發明中圖案化導體連線層、阻障層及 黏著層以定義導體連線之截面示意圖。 發明詳細說明: 本發明中提出用以形成插塞的回蝕製程,以解決傳統 製程中的插塞損失問題,本發明的回蝕製程可包含加入於主 蝕刻步驟及過度蝕刻步驟之間的緩衝步驟,並可以降低電聚 能量或是關閉電漿能量的方式來達成,而使得製程在插塞的 <請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X2W公麓) 412792 1、發明説明( tr- ri: > … r> 1 1]會々里个鬥項 、反應至、以及製程參數 述之細節。 等的調整與變化’ 參見第二圖所示,首 上具有導電區32於其上方柃製程中提供基材3〇,基材30 -般而言,基材30可為砂其以形成對外延伸之電性連接; 晶向為<1〇〇>之碎基材,亦;付,尤其是應用最為頻繁的、 或不同晶向的基材》為了形,、依不同之需要而使用不同材質 .^ 成對其他區域或元件的連接,導 電區32可為基材30上之曾 ^ ^ Ψ β , a gt成士免s 晶體元件的源/沒極接面區、或 疋如金廣層或多晶珍層等裝_ 吁电層或導線層上的區域。因此, 在製作連線插塞前,基材3〇ν_^^ 、 上通常已完成大部分元件的製 作,甚至已形成部分的金屬诖 遂線層、以鈕由插塞與後續形成 經濟部中央標準局員工消贽合作社印" 損失上能有良好的控制, Ύ ^ ^ ^ π Α θ時可在不造成插塞損失的狀況 下’完全清除回蝕時的殘留物 在不限制本發明的精 絮翁七、土在w么® 竹及應用範圍之下,本發明中的 聚程方法係U金屬化内連 於ΤΓ 士选雷I製程中的鎮回钱製程為例,針對 見下方等電區及上方導線居 之介紹。本發明中之方法亦喷形成嫣插塞的過程,進行詳細 插塞材質巾用於多種不同的插塞製程及 此領域技藝者,當可在應/損失的相同效果;因此’熟知 β _進行各種不同變化之膜層、材 而不僅限於后 (請先閱讀背而之注意事項再填寫本頁) 的上方連線層相連接。 接著即形成介電層34於基材3〇及導電區32之上,本 例中之介電層34 T使用氧化矽層,並可利用化學氣相沈 積、例如低壓化學氣相沈積(l〇w pressure chemicai ( CNS ) A4規格(2!0乂297公餐) 412792 A7 B7 五、發明説明( deposition; LPCVD)或是電渡助增之化學氣相沈積(piasma enhanced chemical vapor deposition; PECVD)加以沈積而 成,以一般應用的製程為例,其沈積時的溫度約為3 5 0。(:至 800°C之間、厚度約為3 000埃至8000埃之間,此—介電層 的厚度可視電路的設計 '元件的特徵尺寸等因素而加以調 整’在本例之中^係使用四乙基矽酸鹽類 (tetraethylorthosilicate;、^^^^^^ 體為主要的反應氣艘。 之後即去除部分之介電層^V’以定義接觸洞34a於其 内’接觸洞34a並延伸至導電區32處,如第三圊所示,以 提供插塞的連接,本例中接觸洞34a的形成方式,可利用電 聚餘刻或是反應性離子钱刻(reactive ion etching; RIE)等的 乾蝕刻方式,以形成接觸洞34a接近垂直的側壁形狀、並提 供姓刻時所需的深寬比(aspect ratio);姓刻主成分可為含氟 電.衆’例如本例中即以CHFS為餘刻時的反應氣體,亦可使 用其他含碳及氟類的氣體作為反應氣體。 經濟部中央榡準局負工消f合作社印策 ^^^1 n^l I II —ϋ— ^^^^1 ^1. 4 t^i— \J - 0¾ ,言 (請先閲讀背面之注意事項再填寫本頁) - 參見第四圖所示,在接觸洞34a定義完成之後,即形成 黏著層36於介電層3 4、接觸洞3 4a及導電區32之表面上, 黏著層36用以加強如插塞及介電層等多種不同材料間的黏 著效果,並改善不同導體材質的介面間的接觸阻值;以較佳 實施例而言,黏著層3 6可使用鈦層,並利用如濺鍍等的物 理氣相沈積(physical vapor deposition; PVD)方式加以形 成’其厚度約為300至500埃之間。 接著形成阻障層38於黏著層36之上,阻障層38可使 本紙張以.制巾_轉準(CNS) A4規格(2|0/297公釐) 經濟部中央標準局員工消費合作社印策 412792 A7 B7五、發明説明() 用如氬化鈦等的材質,以阻隔於不同材質之間,防止不同材 料接面處的不良介面反應,例如產生化學反應或尖峰 (spiking)效應等,而破壞電路的導電度及操作特性。阻障層 38同樣可利用如減鐘或是反應性激链(reactive sputtering) 等的物理氣相沈積方式加以形成,其厚度約為700至1500 埃之間。 之後即形成導體層4 0、以同時填入於接觸洞3 4 a内及 形成於介電層34上方;在較佳例中,導體層40可使用金屬 層,如鎢、鋁、及其他以鋁為主要材質的導體層、例如鋁銅 或是鋁矽銅等,最佳實施例中可為鎢層,並使用化學氣相沈 積、或是低壓化學氣相沈積形成之,本例中鎢層40的厚度 約為3500至8000埃之間*並可視所使用介電層34的厚度 而調整。 如第五圖所示,然後即可以電漿蝕刻的方式回蝕鎢層 4 0,以去除部分之鎢層4 0、也就是位於接觸洞3 4 a以外的 鎢層40、至阻障層38表面處;本例中鎢層40的去除可使 用電漿蝕刻的製程,並以含氟或含氣的電漿為主,例如可 SF6等的含氟氣體為主要反應氣體,並可加入氧氣、以及如 氬氣或是氮氣等的載氣(carriergas),以提供#刻時鶴層40 相對於其下方氮化鈦層 3 8間良好的選擇率。此一鎢層 40 的主要回蝕步驟可於電漿反應室中進行蝕刻的反應*並持續 進行至接觸洞3 4 a以外的大部分鎢層4 0皆被去除為止;以 較佳實施例而言,在蝕刻製程的控制上,可利用偵測氮化鈦 . , „ '^來 訂 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 412792 A7 B7 經濟部中央標準局員工消费合作社印製 五、發明説明() 層38表面的露出,決定製程終止的時機。在主蝕刻停止時, 可能會留下部分未完全去除的鎢殘留物、於接觸洞3 4 a以外 的氮化鈦層38表面上’在本發明中可藉由後續的步驟加以 去除之。 在較佳實施例之中,主蝕刻的步驟可使用如本案申請 人所製造的金屬DTPS(decoupled plasma source)蝕刻機台、 或是CENTURE®系統中之MxD機台,並以習知的#刻剖加 以進行,以較佳例而言,使用之氣體包含流量約為8 0至 、20至80sccm之間的氬氣,並可選擇性的 加入是以氮氣取代氬氣等,反應室的壓力約 為1 〇至3 0 材的溫度可能由反應起始時的1 至 20°C隨反應的進行而上升至40。(:至60°C之間或之上;操作 時的電漿源能量約為1000至2000瓦特之間、偏壓能量約為 50至100瓦特之間。 在主蝕刻停止後’即接著進行緩衝步驟,以降低基材 及其上方各膜層之溫度’以較佳實施例而言,可於緩衝步驟 中將電渡能量、尤其是偏壓能量、減至回蚀步雜之電漿能量 的1 / 2以下,以藉由減少加諸於基材的能量、降低基材之溫 度;在緩衝步驟的最佳實施例中,可關閉回蝕步驟之偏壓能 量、或是將回姑步驟之偏壓能量及電漿源能量兩者皆關閉, 以更有效的降低基材的溫度。 相對於本例中進行約一分鐘的主蝕刻步驟、緩衝步驟 進行的時間可約為數秒至數十秒之間,以將原來於主蝕刻步 本紙掁尺度適用中國國家標準(CNS ) Α4規格(210X297^7 --;--„-----政—— (請先閱讀背面之注意事項再填寫本頁)
、1T 良 412792 A7 8' 經濟部中央標準爲負工消費合作社印取
五、發明説明( 驟中可能升高達30°C至40°C以上的溫度、降低至約3〇ΐ:以 下至10°C之間的範圍内。藉由電漿能量的降低以及對基材 的降溫作用’可使蝕刻製程中止或緩和,並進一步控制於後 續製程之中、鎢殘留物及鎢插塞間的蝕刻選擇率。 在缓衝步驟之後’即對殘餘的鎢層40進行過度蚀刻步 驟,過度钱刻步驟可在最小插塞損失下、去除殘留於接觸洞 3 4a以外的鎢材質,以留下導體插塞40a於接觸洞34a内, 如第五圖中所示。在本發明中所加入之緩衝歩称的作用之 下’可Λ幅增加過度蝕刻步驟中、蝕刻殘留於接觸洞34a 以外的鎮材質時、相對於接觸洞3 4 a内鶴插塞的選擇率β緩 衝步驟對選擇率的影響,主要原因之一即是溫度的效應,由 於接觸洞34a内鎢插塞的蝕刻,為一溫度相關性極高的反 應,因此較低的溫度會導致其蝕刻速率的大幅下降;而接觸 洞3 4 a以外的鎢材質,其蝕刻作用受到溫度的影響要比鎢插 塞小得多’因此在緩衝步驟的作用之後,在過度蝕刻時,殘 留於接觸洞34a以外的鎢材質便能完全的被去除,並能避免 對接觸洞34a内之鎢插塞的過度去除作用,而能保留鎢插塞 40a的完整性。 在第二次蝕刻導體層、也就是過度蝕刻的步驟中,可 使用與第一次蝕刻時相同的蝕刻劑,而反應的參數會有所調 整,以較佳例而言,使用之氣體包含流量約為40至80sccm 40至160sccm之間的氬氣,同樣並可選擇性的加入 或是以氮氣取代氬氣等,反應室的壓力約為 12 本紙張尺度適用中國國家標準(CN'S ) Λ4規格(2IOX297公漦) ----------\於------1T------A (請先閎讀背面之注意事項再填寫本頁) . . 412792 A7
^濟部中央標準局貝工消费合作-杜印取 10至30毫托,基材的溫度則藉由緩衝步驟的作用而使其降 至3 以下,較佳例為丨,基材的溫度亦較不會隨著反 應的進行而上升;操作時的電漿源能量約為500至1〇〇〇瓦 特之間、偏壓能量約為20至50瓦特之間β 參見第六圖所示,接著形成導趙連線層42於基材30 上方’導體連線層42並透過導體插塞40a與導電區32形成 電性的連接;之後並圊案化導體連線層42、阻障層38及黏 著層36’以定義成如圖中所示的導體連線。較常使用的導 體連線層42為以鋁為主的材料,例如鋁銅矽層,並可使用 如幾錢等的物理氣相沈積法形成。在進行導線的圖案化前, 可於導體連線層42的上方加入抗反射層44,以改善微影製 程定義圖案的精確度。 因此’藉由本發明中於形成插塞過程中所提供的回蝕 製程’可有效消除傳統製程中插塞損失的問題,而使上方如 呂铜妙層等的導體連線層能於沈積時具有良好的接觸性及 較佳的平坦度,使電路的導電性及操作特性大為提昇’消除 傳統製程中由於回蝕時插塞損失所導致之良率問題。 本發明以一較佳實施例說明如上,僅用於藉以幫助了 解本發明之實施’非用以限定本發明之精神,而熟悉此領域 技藝者於領悟本發明之精神後’在不脫離本發明之精神範圍 内 '當可作些許更動潤飾及等同之變化替換,其專利保護範 圍當視後附之申請專利範圍及其等同領域而定。 本紙乐又度適用中國國家標準((;NS ) Μ说格(2〗〇x297公釐) ^HJ n^i ί - - - I. J 1...... nil ^^^^1 ^^^^1--SJ (請先M讀背vg之注意事項再填寫本頁) _
Claims (1)
- 412792 8 S 8 'BCD 由請專利範圍 步 下 以 含 包 少 至 程 製 線 .5c 内 之 失 損 塞 指 決 解 種 供 提 材 基 體 導 半 具 並 其介 於該 成於 形成 層形 電及 介内 一 洞 有觸 具接 上之 材層 基電 玄介 -*-=° ,該 於 入 填 層 體 導 之 層 體 導 該 至 層 體 導 該 之 分 P. 除 去 以 層; 體處 導面 ; 該表 方姓層 上回方 層 下 電 一 度 溫 之, 才驟W ΐ 該刻 低# 降度 以過 驟行 步進 衝層 缓體。 一 導内 行該洞 進對觸 接 該 以 及 以 (请先閲讀背面之fl意事項再填寫本頁 於 塞 T5T 體 導 下 留 至 層 體 導 之 述 上 中 其 程 製 之 項 11 第 圍 範 專。 請層 申鎢 如一 2含 包 少 之黏 層 一 體含 導包 之並 述, 上方 中下 其層 ’ 體 程導 製該。 之於間 項層之 1障層 第阻電 圍 一介 範含該 利包及 專少層 請至障 申,阻 如層該 3 方於 下層 該著 經漭部中央標孪局員工消费合作社印製 至 層 障 阻 之 述 上其、一 含 程包 製少 之至 項層 3 著 第黏 圍 该 範; 利層 專欽 請化 申氮 如一 4.含 包 少 層 鈦 塞線 插導 體方 導上 之層 述電 上介 中一 其及 ,' 程區 製觸 之接 項一 -—I 之 第方 圍下 範層 利電 專r 請該 申成 如形 5 以 用 4 本紙張尺度適用中國國家榇牵(CNS ) A4規格(210X297公釐) 412792 經濟部中央標準局員工消費合作社印製 A 8 ^ B8 CS D8六、申請專利範圍 層兩者間之導電性連接。 6. 如申請專利範圍第1項之製程,其中上述之回蝕步驟 係為一電揉触刻。 7. 如申請專利範圍第6項之製程,其中上述之第一次回 蝕的電漿蝕刻係於一含氟電漿中進行。 8. 如申請專利範圍第6項之製程,其中上述之第一次回 蝕的電漿蝕刻係於一電漿反應室中,以約1000至2000瓦特 之間的電漿源能量、以及約5 0瓦特至1 0 0瓦特之間的偏壓 能量進行之。 9. 如申請專利範圍第1項之製程,其中上述之缓衝步 驟,係利用降低電漿能量之方式進行,並將電漿能量減至該 回蝕步驟之電漿能量的丨/2以下,以降低該基材之溫度。 1 0.如申請專利範圍第1項之製程,其中上述之緩衝步 驟中,係關閉該回蝕步驟之電漿源能量及偏壓能量,以降低 該基材之溫度。 11.如申請專利範圍第1項之製程,其中上述之過度蝕 刻步驟,係於一電漿反應室中,以約500至1000瓦特之間 的電漿源能量、以及約20瓦特至5 0瓦特之間的偏壓能量進 (请先閱讀背面之注意事項再填寫表I〕 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) 412792 Λ 8 BR C8 D8 申請專利範圍 物 留 殘 之 下 留 所 中 驟 步 蝕 回 該 於 層 體 導 該 除 去 以 之 行 步 下 以 含 包 少 至 程 製 線 w 内 之 失 損 塞 插 決 解 種 驟 供 ; 具Μ V 並上 上層 該 材 基 體 導 丰 電 介 該 於 入 填 層 鎢 其電 於介 成該 形於 層成 電形 介及 一内 有洞 具觸 上接 材之 基層 層 鎢 該 至 層 鎢 該 之 分 部 除 去 以 層 ., 嫣.處 該面 蝕表 回層 漿障 電阻 氟一 以之 方 下 *^ 箱 2 緩1/ 一 的 行量 進能 漿 電 驟 步 下 以 (請先閱讀背面之;i意事項再填寫表頁) 由 *昔 之 驟 步 蝕 回 該 至 減 量 能 漿 電 度 溫 之 材 基 該 低 降 以 及 以 層觸 鎢接 該該 除於 去塞 以插 , 體 驟導 步下 刻留 蝕並 度物 過留 一殘 行之 進下 層留 鎢所 該中 對驟 漿步 電# 以回。 該内 於洞 Jn4 專 請 申 如 間 之 層 電 介 該 及 層 障 阻 該 於 材 基 之 述 上 ο 營 其4 ,著 程黏 製一 之含 項包 2 更 IX- 第 圍 第 經濟部中央摞準局員工消費合作社印製 含 程包 製少 之至 項層 3 著 黏 亥 =” 圍 ; 範 利 專 請 申 一 如含 14包 少 至 層 欽 化 中 其 層 障 阻 之 述 層 鈦 插導 體方 導上 之層 述電 上介 -9- 一 其及 程區 製觸 之接 項一 2 之 1方 第下 圍層 範 W -^0 «Hi- ί介 專該 請成 申形 如以 5 1 用 係 塞 本紙沬尺度適用中國國家標準(CNS > Α4規格(210Χ 297公釐) 412792 Λ 8 Β8 C8 D8 申請專利範圍 線層兩者間之導電性連接 16. 如申請專利範圍第12項之製程,其中上述之第一次 回蝕的電漿蝕刻係於一電漿反應室中,以約1 〇 〇 〇至2 0 0 0 瓦特之間的電漿源能量' 以及約50瓦特至100瓦特之間的 偏壓能量進行之。 17. 如申請專利範圍第12項之製程,其中上述之缓衝步 驟中,係關閉該回蝕步驟之電漿源能量及偏壓能量,以降低 該基材之溫度。 18.—種解決插塞損失之内連線製程,至少包含以下步 驟: 提供一半導體基材,該基材上具有一導電區於其上方 以形成對外延伸之電性連接; 形成一介電層於該基材及該導電區上; 去除部分之該介電層以定義接觸洞於其内,並延伸至 該導電區處, 形成一黏著層於該介電層、該接觸洞及該導電區之表 面上; 經濟部中央標準局員工消f合作社印裝 (請先閱讀背面之-意事項再填寫本頁) 形成一阻障層於該黏著層之上; 形成一導體層填入於該接觸洞内、並形成於該介電層 上方; 本紙張尺度適用中國國家標準(CNS ) A4規格(2ί〇Χ 297公釐) 412792 六、申請專利範圍 ABC0 至 層 體 導 該 之 分 部 除 去 以 層 體 導 該 蝕 回 ; 刻處 蝕面 衆表 電層 以障 阻 該 度 溫 之 材 基 該 低 ’降 驟以 步, 衝下 緩以 1 2 行1/ 進的 量 能 漿 電 之 驟 步 蝕 回 該 至 減 量 能 漿 電 將 於 塞 1·? 插 體 導 下 留 以 驟 步 1UJ 蝕 度 過 1 行 進 層 體’ 導内 該洞 對觸 接 該 上 材 基及 該以、 於 ,層 層接線 線連連 連性體 體電導 導成該 一 形化 成區案 形電圖 導 Μ 與 塞 插 體 導 該 過 透 並 導 義 定 以 層 著 黏 該 及 層 障 阻 該 (請先閱讀^:面之注意窣,項再填寫本頁) 經濟部中央標準局員工消費合作社印製 體連線。 19. 如申請專利範圍第18項之製程,其中上述之介電層 至少包含一氧化梦層。 20. 如申請專利範圍第18項之製程,其中上述之導電區 係為該基材上之電晶體元件之源/汲極接面區。 21. 如申請專利範圍第18項之製程,其中上述之導電區 係為位該介電層之下的下方導電層。 2 2 .如申請專利範圍第1 8項之製程,其申上述之阻障層 至少包含一氬化鈦層;該黏著層至少包含一鈦層。 23.如申請專利範圍第18項之製程,其中上述之導體層 本紙張尺度適用中國國家標準(CNS) A4規格(2!OX 297公釐) 412Y92 as C8 D8 六、申請專利範圍 至少包含一鎢層。 (請先閱讀背而之·.;i意事項再填寫衣頁} 24. 如申請專利範圍第18項之製程,其中上述之電漿回 敍步驟係於一含氟電漿中進行。 25. 如申請專利範圍第18項之製程,其中上述之第一次 回蝕的電漿蝕刻係於一電漿反應室中,以約 1000至2000 瓦特之間的電漿源能量、以及約5 0瓦特至1 0 0瓦特之間的 偏壓能量進行之。 26.如申請專利範圍第18項之製程,其中上述之緩衝步 驟中,係關閉該回蝕步驟之電漿源能量及偏壓能量,以降低 該基材之溫度。 經濟部十央標準局®ί工消費合作社印I -i i 體 導 之 述 上 中 其 程 製 之 項 8 Ti ο 第層 圍矽 範銅 利鋁專一 請含 申包 如少 28至 層 線 本紙浪尺度適用中國國家標準(CNS ) Α4说格(110Χ297公釐) 1 7.如申請專利範圍第18項之製程,其中上述之過度蝕 刻步驟,係於一電漿反應室中,以約5 0 0至1 0 0 0瓦特之間 的電漿源能量、以及約2 0瓦特至5 0瓦特之間的偏壓能量進 行之,以去除該導體層於該回蝕步驟中所留下之殘留物。
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US7049702B2 (en) * | 2003-08-14 | 2006-05-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Damascene structure at semiconductor substrate level |
US6953724B2 (en) * | 2003-09-25 | 2005-10-11 | International Business Machines Corporation | Self-limited metal recess for deep trench metal fill |
KR100552857B1 (ko) * | 2004-10-25 | 2006-02-22 | 동부아남반도체 주식회사 | 반도체 소자의 콘택 형성 방법 |
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US5705442A (en) * | 1995-10-27 | 1998-01-06 | Vanguard International Semiconductor Corporation | Optimized tungsten contact plug process via use of furnace annealed barrier layers |
US5843839A (en) * | 1996-04-29 | 1998-12-01 | Chartered Semiconductor Manufacturing, Ltd. | Formation of a metal via using a raised metal plug structure |
US5641710A (en) * | 1996-06-10 | 1997-06-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post tungsten etch back anneal, to improve aluminum step coverage |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI558836B (zh) * | 2011-06-30 | 2016-11-21 | 諾發系統有限公司 | 用於控制各種材料的蝕刻選擇性的系統及方法 |
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