TW411464B - Semiconductor integrated circuit memory and method of connecting redundant columns of memory cells in the memory - Google Patents

Description

411464 a? ------------B7 五、發明說明（) 行亦可能有瑕疵。於此較佳實施例中，一些相鄰行亦可能 故障。此較佳實施例中，這些相鄰行具有不同輸人/輸 出’但將共用相同行位址。此冗餘架構之重大效益為多條 冗餘行線於記憶體中具有相同行位址，可被連接經單一保 險絲方塊，Μ取代一組故障行線，或單一冗餘行線可取代 於記憶體中之單一瑕疵行線。其可能需要較故障行數目更 少之保險絲盒。但於此較佳實施例中甚少保險絲盒數目8 ’意即並非所有冗餘線被用Κ取代記憶鼉中之瑕班行線。 於此例中，於任何單一記憧體陣列中若超遇3個不同行位 址為具有瑕疵，或於此整合之8個記憶體陣列中超過8個 不同行位址為瑕疵，則此部份將為無法修復的。此不但將 減少使用冗餘媒之弹性，且超遇由減少電容性負載及減少 對可程式規劃保險絲盒之表面面橫所作之補償。 雖然本發明已參照一詳细實施例描述說明，本發明之 圖式說明並非用作對本發明之範圍定義。對那些熟知此項 技術者，亦可能作不同之修改及應用，但此仍未脫離本發 明之真正精神及附於後面申請專利範圍所定義之範疇。 元伴符號說明 1 0 - -1 〜1 0 - -8 記 憶 體 陴 列 1 2 保 險 盒 0 - -1 〜2 0 - -8 記 憶 體 陣 列 2 2 - -1 〜2 2 - -8 保 險 絲 盒 2 6 線 ~ 8 - 本紙張尺度通用中國國家標準（CNS)A4規格（2】〇x 297公釐） I ---r I J---1-----裝·-------訂- - --- ---線 <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明ΐ兑明（f ) 發明背景 本發明大體上係有關於半専體積體電路記憶體陣列’ 包括靜態（SRAM)，動態（DRAM)及可程式規劃 (快取或E E)等記憶體。特別是本發明係有關於具有多 條冗餘行記憶體陣列•及有關於具有共享冗餘行可程式規 割保險絲盒，Μ替代有瑕疵之記憶體行。 目前半導體積體電路記憶體可儲存數百萬位元之資料 。典型地，每一個記憶體包括多個記憶體陴列*其每一個 陣列可能Μ多涸陣列（例如4個）被並行存取’ Μ謓取或 寫入一位元組資料（例如8位元），以產生一資料字（例 如3 2位元）。 每一陣列具有多條可定址行，及具有另加多條冗餘行 ，用Μ取代故障行。Μ前，每一個冗餘行或固定行組，已 被其以自己專用可程式規劃保險絲盒作程式規劃，使得每 一個冗餘行（或行組）可藉由程式規劃此特定保瞼絲盒Μ 取代瑕疵行（或行組）。雖然對各個冗餘行之各個保險絲 方塊作規劃，可提供使用此冗餘行之最大彈性•每一個保 險絲盒需要與此冗餘行一樣多或更多之表面區域。此外， 其使每一個保瞼絲盒增加電容性負載至此位址匯流排，而 降低操作速率。此外，當一保險絲盒被配用於程式規劃一 組冗餘行，Κ取代一组正常行·此與簞一行方式相反，當 單一正常行故障時，数條冗餘行將大最耗費。本發明可直 接降低保臉絲盒所需表面面積，及降低保險絲盒於行位址 本紙乐尺度適州中國囡家#準（CNS ) Α4規格（2丨ΟΧ297公釐） -- I - —I - I 1 I - *^^--- I. I _ I ("先閱讀背面之注意事項再"寫本頁) 五、發明說明（ 2 8 3 2 A7 B7 修止 年月 B ^ v89. 4.以捕瓦 保險絲保險絲 ------1 L------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印*1农 本紙張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公釐） 411464 a? ----- 五、發明説明) 匯滾排之電容性負載。 本發明槪要 簡而言之，依本發明，用Μ連接冗餘行至記憶體之保 險絲方塊為多條冗餘行所共用，因此可降低保險絲盒之數 目及於位址匯流排之電容性負載。此冗餘行可各別程式規 刺，Κ取代於記憶體陣列中之各別瑕疵行，或多條冗餘行 可Μ葷一保險絲盒作程式規劃，Μ取代具有相同行位址之 多條相鄰瑕疵行。 於一較佳實施例中，於一陣列中之每一個冗餘行可被 Μ多個保險絲盒作程式規劃，及每一個保險絲盒可同時選 擇其中一個冗餘行，因此可提昇使用此冗餘行之彈性。 本發明之目的及特性在以下列詳细說明描述及附加於 後面之申請專利範圍及相關圖式說明後將變為極清楚瞭解 0 圖式簡述 圔1為依習知技藝具有冗餘行之半導體積體電路記憶 體陣列之功能方塊圖。 經濟部中央標準局員工消費合作社印裝 (請先閱讀背面之注意事項再填寫本頁) 圖2為依本發明一實施例具有冗餘行之半導體積體電 路記憶體陣列之功能方塊圃。 實胞例之詳述 圖1為半導體積體電路記憶體多個記憶體陣列10 —1至1 0 — 8之功能方塊圖。於此實腌例中，每一個陣 列提供記憶體多行，其中一部份被選為共同位址。當選擇 -4 - 本紙張尺度適用中國國家標隼（CNS > Α4規格（210Χ297公釐） 經濟部中央標準局月工消f合作社印装 4U464 五、發明説明（J)) 每一部份組合，Μ提供例如8位元之資料。8個陣列被Μ 4個為一組怍存取*每一個所選取之部份產生8位元資料 *使得全部32位元可作存取。如同半導體記憶體，行位 址之選擇存取所連接之位元線，因此由所選取記憶體單元 之資料經此位元線傳送及直接通過感知放大器及I / 〇線 至資料匯流排（未圖示出）。 陣列1 0 - 1至1 0 — 8每一個提供4條冗餘行線或 全部32條冗餘行線•其標號為RY0至RY3 1。此陣 列每一條冗餘行線可用以取代其陣列正常行線中之任何有 瑕疵的行線，藉由以程式規割保瞼絲盒1 2，其每一個冗 餘行線可被程式規劃Μ對此行位址匯流排上所需之定址作 回應。藉由對每一條冗餘行具有各別保險絲盒，可達到實 際使用此冗餘行之最大彈性。然而，如上所述每二個保險 絲方塊具有與每一條冗餘行一樣或更多表面面稹。因此· 對各別保險絲盒需具有實際晶片表面區域。此外，對每一 個保險絲盒，不論作程式規割與否，其將增加電容性負載 至此位址匯流排，及降低對陣列行定址之操作速度。本發 明主要僳有關於減少保險絲盒所需之表面區域及減少於行 位址匯流排上保險絲盒產生之電容性負載。圖2為半導體 積體電路記憶體多假陣列20 — 1至2 0 — 8 —實施例之 功能方塊圖；再者，8個陣列之每一個具有4個冗餘行選 擇線RY0至RY3 1 。然而，依本發明，保險絲盒22 —1至22 — 8較少數目共用冗餘行線之解碼，其每一個 本紙張尺度適用中國國家標準（CNS 規格（2丨Ox297公釐） ---------'裝— - 1 (请先閱讀背面之注意事項再填本頁) ，1Τ 五 411464 Λ7 、發明説明（冬 經 部 中 央 標 準 A Ά 工 消 1 合 作 社 印 掣 保險絲盒可Μ程式規剌存取一組冗餘行線。例如*保險絲 盒22—1被經由線26及保險絲28學接至陣列2〇— 1之冗餘線RYO與RY3，及經由線30及保險绦28 至陣列20 — 5之冗餘行線RY1 6與RY1 9。此外， 於任何程式規劃行選擇線RY0至RY3 1前經保臉絲3 2連接至地。除非例如保險絲食2 2 _ 1之保險絲盒被程 式規劃，此保險絲盒之輸出經由線26，保險躲28及保 險絲3 2連接至電路接地端，而取消選擇冗餘行。於保瞼 絲盒之接地偏壓並来影響行位址匯流排之定址。當一冗餘 行線被用Μ取代任何陣列一條或多條瑕疵行，此保險絲盒 被程式規劃Κ對此故障行定址，此保險絲盒被程式規劃至 此故障行之定址，Μ連接至被取代之行或冗餘行•但與其 他冗餘行斷接。與其他冗餘行選擇線斷接為藉由將連接此 保險絲盒至未選取冗餘行線之保險絲熔斷達成。例如*若 保險絲盒2 2 _ 1被規劃Μ冗餘行線R Υ 1取代於陣列2 〇 - 1中之一故障行線，於所有連接至保險絲盒22 - 1 之保險絲28中，僅此連接输入至RY 1之保險絲28為 未熔斷，及所有其他7個保險絲2 8連接保臉绦盒2 2 _ 1至此冗餘行線RY0，RY2，RY3及RY16，經 由RY1 9被熔斷。此外，連接RY1至地端之保險绦3 2被熔斷，與連接RY 1至保險絲盒22 — 3之保險絲2 8相同。此外，僅冗餘行線RY 1將接著被連接至可程式 規劃保險絲方塊2 2 - 1 *用Μ取代於此位址之故障行線 (請先閱讀背面之注意?項再填寫本頁) •裝 ，1Τ 本紙張尺度適用中國國家梯準（CNS ) Α4規格（210Χ297公釐） 經濟部中央標準局貝工消費合作社印製 411464 Λ7B，五、發明説明（f ) •其中此保險絲盒2 2— 1以被規劃設定。 同樣地，其他保險絲盒例如保險絲盒2 2 — 2被連接 t 至冗餘行線之群組。例如，保險絲盒2 2 — 2被經由保險 絲28埋接至陣列20 — 5之冗餘行線RY 1 6與RY 1 9，及經由保險絲28連接至陣列20 — 6之冗餘行線R Y20與RY23。因此，任一陣列之冗餘行線被經保險 絲連接至兩不同保險絲盒22。例如•陣列20 — 6之冗 餘行線RY20及RY23可連接至保險絲盒22 — 2或 保險絲盒22_4，陣列20 — 7之冗餘行線RY24及 RY27可連接至保險絲盒22—4與22—6;及陣列 20 — 8之冗餘行線RY28及RY3 1被連接至保臉絲 盒 22 — 6 與 22 — 8。 因此，於此實施例中，每一條冗餘行線可被程式規劃 通過兩保險絲盒其中之一，K取代此記憶體中之故障行嬢 。一旦一冗餘行線及保險絲盒被選擇用Μ取代一瑕疵線， 所有連接此保險絲盒至其他冗餘行線之保險絲必須被熔斷 ，及所有連接此選擇冗餘行至其他保險絲盒或地端之保險 絲亦必需被熔斷。因此，僅此所選擇冗餘行線被連接通過 此程式規劃保險絲盒。藉由多條冗餘行線共用每一個保險 絲盒，保險絲盒之數目被減少•因此降低記憶體晶片之保 險絲盒表面面積 > 及降低於行位址匯流排上之保險絲盒之 電容性負載。 經常地，一瑕疵可大到足以影響一行Κ上。一些相鄰 ---- H1 - n i i -^I —丁 I ——--I _ A Ί - (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐）

411464 a? ------------B7 五、發明說明（) 行亦可能有瑕疵。於此較佳實施例中，一些相鄰行亦可能 故障。此較佳實施例中，這些相鄰行具有不同輸人/輸 出’但將共用相同行位址。此冗餘架構之重大效益為多條 冗餘行線於記憶體中具有相同行位址，可被連接經單一保 險絲方塊，Μ取代一組故障行線，或單一冗餘行線可取代 於記憶體中之單一瑕疵行線。其可能需要較故障行數目更 少之保險絲盒。但於此較佳實施例中甚少保險絲盒數目8 ’意即並非所有冗餘線被用Κ取代記憶鼉中之瑕班行線。 於此例中，於任何單一記憧體陣列中若超遇3個不同行位 址為具有瑕疵，或於此整合之8個記憶體陣列中超過8個 不同行位址為瑕疵，則此部份將為無法修復的。此不但將 減少使用冗餘媒之弹性，且超遇由減少電容性負載及減少 對可程式規劃保險絲盒之表面面橫所作之補償。 雖然本發明已參照一詳细實施例描述說明，本發明之 圖式說明並非用作對本發明之範圍定義。對那些熟知此項 技術者，亦可能作不同之修改及應用，但此仍未脫離本發 明之真正精神及附於後面申請專利範圍所定義之範疇。 元伴符號說明 1 0 - -1 〜1 0 - -8 記 憶 體 陴 列 1 2 保 險 盒 0 - -1 〜2 0 - -8 記 憶 體 陣 列 2 2 - -1 〜2 2 - -8 保 險 絲 盒 2 6 線 ~ 8 - 本紙張尺度通用中國國家標準（CNS)A4規格（2】〇x 297公釐） I ---r I J---1-----裝·-------訂- - --- ---線 <請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 五、發明說明（ 2 8 3 2 A7 B7 修止 年月 B ^ v89. 4.以捕瓦 保險絲保險絲 ------1 L------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印*1农 本紙張尺度適用中國國家標準（CNS)A4規格（2]0 X 297公釐）

Claims (1)

1. 411464 A8 B8 C3 D8

   六、申請專利範圍

   WTT7

   ^:請委員明示，本.-

   泣是否變更源實質内容 經濟部智慧財產局員工消費合作社印製 1 .—種半 記憶體m元 元*及記憶體單 一行位址匯 行定址，Μ讓取 至少兩個保 排，及可程式規 條冗餘行為可程 7冗餘行可經由 J 疵行。 2 ·如申請 憶體，其中一保 導體積體電路記憶靂包括： 之多條可定址行，用Μ讀取及儲存資枓位 元之多條冗餘行線，用Κ取代瑕疵行線； 流排與該可定址行連接，用以對此可定址 及儲存其中資料，及 險絲盒，其可程式規劃連接至行位址匯流 劃連接至冗餘行之部份組合•及其中每一 式規剷連接至超過一假保險絲盒。因此， 一保險绦盒連接至行位址匯流排Μ取代瑕 專利範圍第1項所述之半導體積體電路記 險絲盒經由第一保險絲連接至每一個程式 規劃連接之 3 ·如 憶體，其中 規劃連接之 4 *如 憶體•其中 絲之每一個 直接地經由 5 ·如 憶體，其中 除了連接至 冗餘行。 申請專利範圍第1項所述之半導體積體電路記 一保險絲盒經由第一保險絲連接至每一個程式 冗餘行。 申請專利 連接至每 被經由第 該第二保 申請專利 於程式規 所選擇之 範圍第3項所述之半導體積體電路記 —個可程式規劃連接冗餘行第一保險 二保險絲連接至地，因此接地信號為 險絲加至一未程式規劃冗餘行。 範圍第4項所述之半専體a體電路記 割一選擇冗餘行通過一保險絲盒中， 冗餘行之第一保險銳外，所有第一個 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） --------i I I I 表*—·1! — — 訂·--------. · # 屬 (請先閲讀背面之注意事項再填寫本頁) 411464 A8 B8 C3 D8

   六、申請專利範圍

   WTT7

   ^:請委員明示，本.-

   泣是否變更源實質内容 經濟部智慧財產局員工消費合作社印製 1 .—種半 記憶體m元 元*及記憶體單 一行位址匯 行定址，Μ讓取 至少兩個保 排，及可程式規 條冗餘行為可程 7冗餘行可經由 J 疵行。 2 ·如申請 憶體，其中一保 導體積體電路記憶靂包括： 之多條可定址行，用Μ讀取及儲存資枓位 元之多條冗餘行線，用Κ取代瑕疵行線； 流排與該可定址行連接，用以對此可定址 及儲存其中資料，及 險絲盒，其可程式規劃連接至行位址匯流 劃連接至冗餘行之部份組合•及其中每一 式規剷連接至超過一假保險絲盒。因此， 一保險绦盒連接至行位址匯流排Μ取代瑕 專利範圍第1項所述之半導體積體電路記 險絲盒經由第一保險絲連接至每一個程式 規劃連接之 3 ·如 憶體，其中 規劃連接之 4 *如 憶體•其中 絲之每一個 直接地經由 5 ·如 憶體，其中 除了連接至 冗餘行。 申請專利範圍第1項所述之半導體積體電路記 一保險絲盒經由第一保險絲連接至每一個程式 冗餘行。 申請專利 連接至每 被經由第 該第二保 申請專利 於程式規 所選擇之 範圍第3項所述之半導體積體電路記 —個可程式規劃連接冗餘行第一保險 二保險絲連接至地，因此接地信號為 險絲加至一未程式規劃冗餘行。 範圍第4項所述之半専體a體電路記 割一選擇冗餘行通過一保險絲盒中， 冗餘行之第一保險銳外，所有第一個 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） --------i I I I 表*—·1! — — 訂·--------. · # 屬 (請先閲讀背面之注意事項再填寫本頁) A8B8C8D8 六 411464 申請專利範圍 保險絲盒被熔斷。 6 ·如申請專利範圍第5項所述之半導體積體電路記 lift ’其中與此連接至所選擇冗餘行之第一保險絲其所連 接第二保險绦被熔斷，因此將此程式規劃冗餘行隔雜接地 端。 7 · —種記憶體單元之連接冗餘行於半導體積體電路 記憶體中之方法，該記憶體具有多條記憶體單元之可定址 行，用以儲存貢料位元，及記憶體位元之多條冗餘行媒， 兩Μ取代瑕疵行，該方法包括如下步驊： (a) 製成至少兩個保險絲盒，其可程式規劃連接 至一行位址匯流排以對應一定址，及 (b) 可程式規劃連接每一個保險絲盒至記憶體單元 之多條冗餘行線，因此多條冗餘行之任何一條可經由該至 少兩涸保險绦盒之其中一涸作定址，以取代一瑕疵行。 8 ‘如申請專利範圍第7項所述之方法，其中當任一 冗餘行被選擇Μ取代一瑕疵行時，未選擇冗餘行被與保險 ----τ----;-------ν··Γ---,,----訂---------線 (靖先W讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 將而 由 -藉蹯 中熔 其絲 ’ 險 法保 方之 之接 述線 所成 項盒 8 絲 第險 圍保 範此 利至 專行。 請餘接 。 申冗斷 接如個行 斷 ♦一擇 塊 9 每選 方 接未 絲連將 本紙張尺度綱中S S家標準(CNS>A4規格（210 X 297公釐）