TW410289B - Digital circuit using memory for monitoring signals for occurrences of predefined breakpoint conditions - Google Patents

Description

經濟部中央標隼局貝工消費合作社印製 410288 a7 B7 五、發明説明（1 ) 本發明係關於稱作斷點單元之數位電路，其觀察或監控 一個或多個訊號，諸如數位訊號處理器，微控制器及邏輯分 析器所產生者，並且其提供實時通知，通常成斷點訊號之形 式，供在該組予Μ監控之訊號出現預定狀態時，停止（或啟 動）其訊號受到監控之晶片之操作。 背景技藝 監控一組由數位訊號處理器，微控制器，邏輯分析器及其 他電路所產生一個或多個數位訊號，在該組出現若干預定 狀態之任何狀態，亦即訊號值之姐合，為已知者。在邏輯分 析器之情彤，製造廠商在裝置正常包括一跟蹤緩衝器記憶 體，供在最近時鐘循環僅僅記錄有些規定組訊號之訊號狀 態，藉Μ提供一跟蹤經歷，其可稍後予从分析是否發生某些 問題。緩衝器之大小確定可予Μ儲存之確切最近循環數， 並且通常在監控訊號不給予任何預定狀態之實時通知。在 有些其他電路之情形，諸如數位訊號處理器（digital sUnal processor,簡稱DSP),常響應檢測斷點葷元所監控 之一組訊號中之預定狀態，產生一靳點（或停止）訊號。然 後在相同時鐘循環立即停止DSP,微控制器，或其他電路之 操作，因而程式設計師或其他使用者可分析内部狀態或電 路，包括例如在各種暫存器或電路中所包含之值，Μ設法識 別導致該狀態發生之程式規劃或其他誤差。所考慮予以監 控之特定狀態之一實例，為試圖在一在預定範圍外之位址 存取記憶體。在微控制器，DSP及類似者，通常在首先接通 電源，以重設暫存器及其他電路元件至希望之初始狀態時， 本紙浪尺度適用中國國家標準{ CNS ) A4規格（210X 297公逄） 1 ^ 裝 訂 i AVV, (請先閲讀背面之注意事項再填寫本頁) 4 410288 A7 B7 經濟部中央標準XJD工消贤合作杜卬製 五、 發明説明 ( 2 ) 1 1 執 行 一 啟 動 或 引 導 常 式 0 斷 點m 元 可 在 某 些 訊 號 狀 態 指 示 • ί [ 啟 動 循 環 之 常 式 完 成 時 監 控 訊號 〇 里 元 所 產 生 之 ”斷點” 訊 1 1 然 後 可 啟 fftr, 動 電 路 之 正 常 操 作。 Α·~·、 請 i 先 i 習 知 斷 點 單 元 使 用 專 用 比 較器 電 路 9 各 對 予 以 觀 察 之 該 閲 1 差 背 1 組 訊 號 操 作 ,Μ檢測出現此等訊號之有些狀態， 並 輸 出 任 何 面 之 J 注 [ 此 等 所 檢 測 之 出 現 之 指 示 0 圖1 中 例 示 一 有 二 比 較 器 之 此 意 事 1 項 1 種 斷 點 單 元 之 實 例 0 每 '~~* 比 較器 專 用 於 檢 測 —. 不 同 訊 號 狀 再 ύ [ 態 ，並且實際上在- -斷點單元可有多至16比較器， 供 檢 測 相 寫 本 ύ- 頁 1 同 數 之 狀 態 0 在 圖 1中， 斷 點 單元 包 括 一 第 一 比 較 器 2 , 一 第 、·· 1 I 二 fch 較 器 4及- 一” 或 i η cl U S i v e 0 R )閘 6 〇 比 較 器 2及4 接 收 1 一 組 予 Μ 監 控 之 訊 5席 Β ! ,Β 2 » * * · ♦ Bn 作 為 輸 人 〇 此 等 訊 號 可 i 例 如 表 示 一 數 位 訊 號 處 理 器 ，微控制器， 邏 輯 分 析 器 或 其 他 訂 [ 電 路 存 取 來 白 —. 程 式 記 憶 體 之指 令 或 在 某 些 位 址 存 取 數 i i 據 至 一 個 或 多 個 數 據 記 億 體 或來 § 其 之 數 據 或 可 表 示 其 E I | 他 來 白 此 等 電 路 之 輸 出 或 至 此等 電 路 之 輸 入 之 嘗 試 0 因 此 i i 線 ，比較器輸入可表示記憶體位址， 數 據 ，錯誤旗標（諸 如 溢 流 )及其他訊號 > 雖然圖1示 比較 器 2及4均 接 畋 相 同 訊 號 Β ! M i ，B 2 > · ♦ r By > 但 不 同 比 較 器 可接 收 並 藉 Μ 監 控 數 組 不 同 或 I 重 趣 之 訊 號 0 第 一 比 較 器 2接收， 或 已 在 内 部 儲 存 一 組 參 考 1 1 訊 號 R 1 ,R Ζ ί * * * » ) 在 數 上 相等 並 對 懕 於 予 Μ 監 控 之 訊 號 1 1 B 1 ，B 2 · -* ，Β NJ、 ί 參 考 訊 R ! > R Η » * > * ♦ 表 示 將 行 予 以 檢 測 1 i 之 狀 態 之 訊 號 值 0 在 每 訊 號Bf (i -1 至 Η) 之 輸 入 匹 配 其 對 1 I I7ft* 應 參 考 訊 號 Ri 時 ,比較器2 輸 出一 有 邏 輯 電 平 "1 Μ 表 不 荏 予 1 1 I Μ 監 控 之 輸 入 甜1 號 B ! ,Β Ζ * * ^ ，bn 出 現 所 尋 求 狀 態 之 指 示 訊 1 1 1 本紙浪尺度適川中國國家標準（CNS ) A4規格（210X297公釐） -5 — 410289 A7 B7 五、發明説明（3 ) 號U。 否則，比較器2輸出一供指示訊號I:之邏輯電平 ” 0 ”。同樣，第二比較器2接收，或已在內部儲存一組不同參 (請先閲讀背面之注意事項再填寫本頁) 考訊號R〆，R2'..... RN '，表示予以監控之輸入訊號“ ,B2----BN之不同狀態。比較器4輸出一第二指示訊號12, 如果檢測到該狀態，其為邏輯電平” 1 ”並且每當未檢測到該 狀態，則為邏輯電平” 0 ”。 比較之結果可如圖示予以個別使用供第一指示訊號Ii。 例如，一指示訊號可發出希望起始狀態之訊號，不過有些其 他指示訊號可發出希望起始狀態之訊號。要不然，二或更 多指示訊號可在一個或多個邏輯閛，Μ某種邏輯方式予Μ 組合。例如，在圖1中，比較器2及4所輸出之第一及第二指 示訊號I i及I ζ予Κ輸入至一”或”閘6。一第三指示I 3由閘6 所輸出，並指示所考慮之任一狀態之出現。 一種代表性比較器8係如圖2中所示予以賁施。比較器包 括一組"同” （exclusive-NOR,簡稱 XNOR)或”異"（exclusive -OR)閘lO^lOh----10N，供予Μ監控及與參考值Rdz,---- %比較之每一《輸入訊號81，62,...,&(^各一。參考值1^,1?2 ...，RN可予以儲存在一N -位元暫存器12。因此，每一 ”同” 邏輯閘1 0 i , 1 0 z , . . . 1 0N接收二輸入，一為輸入訊號B; ( i = 1 至N),及另一為對應參考訊號Ri。每一閘輸出其位元比較 之結果。比較器也包括一組（N - 1)二輸入”與” A H D閛1 4 i , 1 4 2 -----1 4心i。（如果Η不太大，可代替其使用N -輸入”與” 閘。）合併所有Ν位元比較結果之结果予Μ輸出作為指示訊 號Ij，供斷點摄元之此第J比較器8。此實施正常限制與8 -位元輸入訊號之比較，或在極端情形，可能限制與1 6 -位元 本紙張尺度適/1]屮國國家標準（CNS ) Λ4規格（210X 297公釐） 匕 410288 經濟部中失標準局吳工消t合作社印製 五、發明説明 ( 4 ) 1 1 輸 入 訊 號 之 比 較 0 而 且 ，每- -比較器通常在- '單獨之積體 1 1 | 電 路 晶 片 實 胞 0 1 1 由 於 習 知 方 法 僅 允 許 一單 一匹 配狀態 供 每 ^1 專 用 比 較 器 請 先 1 1 裝 置 t 先 前 之 斷 點 單 元 實際 上限 於少數 使 用 者 可 界 定 狀 態 閲 讀 背 1 1 I 0 因 此 先 前 單 元 僅 允 許 吏 用者 檢測少 數 所 考 慮 之 簡 單 狀 面 之 11 態 ，及對其作用 例 如 ，利用1 6比較器， 斷 點 單 元 能 監 控 事 1 項 一 DSP存取至八程式記憶體位址， 西數據 記 憶 體 位 址 及 四 數 再 填 ί 裝 1 據 值 (亦即存取之記憶體內容）。 若干操 作 狀 態 之 複 雜 遴 輯 馬 本 頁 組 合 過 於 昂 貴 ,故僅嘗試簡單之組合。例如， 習 知 單 元 之 一 1 1 種 可 能 組 合 為 :是否任何位址等於42或位址等於 8 5或 數 據 Γ 等 .於 22或 數 據 等 於 27 ，然後停止 1而且， 甚 至 此 等 有 限 監 控 1 1 訂 能 力 ，比較器/ 邏 輯 電 路 需求 通常 也限定 —- 離 晶 片 斷 點 單 元 1 與 予 Η 監 控 之 m 置 分 開 0 1 1 本 發 明 之 一 項 巨 的 為 提供 裝置 ，能監控數組訊號， 供 任 思 ί 1 大 量 之 界 定 狀 態 或 狀 況 類別 ，並提供實時通知， 供 在 __. 所 監 I 線 控 訊 號 組 或 數 組 檢 測 出 現任 何一 個或多 個 此 等 狀 態 時 t 開 1 1 始 或 停 止 一 電 路 之 搡 作 〇 > <1 本 發 明 之 另 —. 百 的 為 提供 一種 有效率 之 方 式 t 提 供 上 述 1 通 知 ，供所界定訊號狀態之邏輯組合。 1 I 本 發 明 之 又 巨 的 為 提供 上述 裝置， 其 中 所 界 定 之 狀 態 ί [ 可 容 易 Μ 重 新 規 割 程 式。 1 1 I 發 明 之 概 述 1 1 以 上 諸 多 巨 的 係 以 種斷 點單 元所滿 足 f -tt* Μ 使 用 記 憶 體 1 1 代 替 先 前 單 元 中 之 比 較 器， 並且 其處理 予 Μ 監 控 之 訊 號 為 1 1 本紙张尺度適圯屮國國家標啤（CMS ) Μ規格（210X 297公釐）

41028S B7 經濟部中夾標隼局男工消费合作社印粼 五、發明説明 ( 5 ) 1 1 存 取 至 少 一 記 憶 體 晶 片 位 址 之 位 元 〇 予Μ監視之狀態， 亦 ! 1 即 訊 號 組 合 * 然 後 可 在 對 懕 記 憶 體 位 置 由 規 11 程 式 位 元 表 1 1 示 〇 因此， 所 考 盧 之 所 有 訊 號 組 合 予 Η 處 理 作 為 所 考 慮 之 請 1 1 位 址 » 並 且 記 憶 體 輸 出 指 示 是 否 由 於 任 何 此 種 出 現 在 記 憶 閲 讀 1 背 1丨i m 之 m 應 位 址 存 取 一 個 或 多 個 規 郵 程 式 指 示 位 元 9 而 已 發 IE7 之 \ 注 生 所 尋 求 之 任 何 訊 號 狀 態 並 導 致 記 憶 m 輸 出 該 位 元 或 該 .意 事 1 m I 等 位 元 〇 規 副 程 式 記 憶 體 因 此 包 含 一 所 考 慮 狀 態 之 圖 〇 再 1 % 裝 1 記 憶 體 為 1- 位 元 寬 記 億 體 » 供 指 示 予 監 控 之 — 類 別 本 頁 狀 態 ，或可為多位元寬記憶體（提 供 一 多 位 元 輸 出 ),供 界 定 1 1 單 獨 之 狀 態 類 別 0 可 使 用 記 憶 體 輸 出 作 為 指 示 或 斷 點 訊 號 Γ ,其本身或可予Μ邏輯式組合 Ϊ 一 第 二 記 憶 體 级 可 用 >1 實 1 1 if 施 指 示 訊 號 之 複 雜 組 合 ，代替通常之邏輯閘 5 — 計 數 器 可 1 用 Μ 在 指 示 訊 號 發 生 時 接 收 此 等 訊 α占 ψ 並 僅 在 有 些 規 定 數 1 1 之 狀 態 已 發 生 後 産 生 —* 斷 點 訊 〇 1 1 其 關 聯 之 數 位 訊 號 可 由 斷 點 單 元 予 以 監 控 之 電 路 9 包 括 1 線 數 位 訊 gfi! 處 理 器 ，微控制器， 邏 輯 分 析 器 ，其他數位電路， 及 1 | 甚 至 混 合 式 類 比 -數位電路 3 訊 號 可 表 示 一 個 或 多 個 至 電 .4 路 之 輸 入 ，來自其之輸出， 及 其 內 部 操 作 狀 態 (諸 如 暫 存 器 1 值 ), Μ 及 程 式 之 監 控 電 路 或 數 據 記 憶 am 體 或 沿 —' 匯 流 排 之 有 I 1 些 其 他 電 路 之 存 取 或 所 嘗 試 之 存 取 0 如 果 在 斷 點 使 用 多 數 1 I 記 憶 體 晶 片 每 一 晶 片 可 接 收 並 藉 >1 監 控 相 同 組 之 訊 號 或 1 1 1 各 別 次 組 之 所 有 訊 m (不論重叠或完全分開）， 供 不 同 狀 態 1 1 類 別 0 1 1 在 此 等 狀 態 可 予 個 別 或 分 別 成 組 使 用 於 較 大 狀 態 類 別 1 1 本紙悵尺度適川中國國家標（CNS ) Λ4現格（2〗0X 297公釐）

4I028S A7 B7 五、發明説明（6 ) 或組合之狀態，僅依記憶體之大小而定，本發明之斷點單元 允許檢測任何一個或多個之任意大量之界定狀態。而且，

I 本發明以一記憶體晶片或各為遠為較大能力之多晶Η ,替 代很多有限能力之比較器晶片。而且，記億體容易重新規 劃程式，如果希望，甚至在時操作。自較佳實施例之說明， 可明白其他諸多優點。 附圖之簡要說明 围1為一先前技藝，使用比較器電路，供產生斷點訊號之 習知斷點單兀之方塊圖。 圖2為圖1電路之比較器之一種W知實施之方塊圖。 圖3為本發明之系統，其一種較佳實施例之方塊圖，包括 隨機存取記憶體晶片10(供產生斷點訊號）及數位訊號處理 器晶片60 。 圚4為本發明之系統，其另一實施例之穷塊圖，包括一多 晶片R A Μ電路（其可在圖3糸統之變化型替代性替代圖3之 RAM晶片10)及處理器19。 圖5為一 RAM晶片，其供在圖3系統之變化型替代圖3之RAM 晶片1 0。 圖6為多晶片RAM之方塊圖，其供在圖3系統之變化型替代 圖3之R A Μ晶片1 0。 、 圖7為本發明之系統，其另一實施例，包括RAH晶Η 92-100 ，邏輯電路102,及計時器106(供產生斷點訊號）及數位訊號 處理器晶片90。 較佳實施例之詳细說明 本紙張尺度適用中國國家棍中.（（'奶）八4規格（210>< 297公菠） _ 〇 _ ---Π---,----裝------訂------腺 nj 『 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標孪局負工消f合作社印製 410289 ^ 經濟部中夾標牟局爲工消费合作社印制 五、發明説明（ 7 ) 1 i 雖 然 Μ下 所說明之 斷點 ΡΡ —* 卓兀 t 係予 例 示在 其 應 用 於 數 位 I t r 訊 號 處 理器 (DSP)監控，但 請予 瞭 解， 本 發明 之 斷 點 單 元 也 I 1 可 用 kk 在或 自其他電 路監 控數 位 訊號 ，包括， 但 不 限 於 徽 請 i i 控 制 器 及邏 輯分析器 。 而且， 雖 然預 期 配合 本 發 明 之 斷 點 閱 讀 1 背 r 單 元 予 Μ監 控之大多 數電 路將 為 完全 數 位式 ，但請予瞭解， 面 之 t 注 1 茌 或 來 自混 合式類比 -數位電路之數位訊號， 也 可 配 合 本 發 意 睪 I I 明 予 Μ 監控 。而且，也可監控予以輸入至電路之訊號 ) 再 填 I 裝 I 在 一 種較 佳實施例 ，本發明為- -種异統，包 括 一 數 位 訊 號 本 頁 處 理 器 (DSP)或其他數位電路， 其認定N狀態 位 元 或 其 他 訊 I I tr去 5虎 輸 出 (其中Ν為一整 數 ,並 且 每一 位 元或 輸 出 訊 口占 5虎 指 示 I DSP 之- -節點或元件之狀態或操作狀態），及- -記憶體電路， I [ 訂 其 自 DSP接收Ν位元。 記憶 體電 路 (較佳為隨機存取記憶體） I 包 括 —. Μ X 1陣列之記憶體單元（ 每 一單 元 儲存 數 據 9 確 定 一 I 斷 點 訊 號之 值供D S Ρ ) ，及裝置供響應H狀 態位 元 讀 取 任 何 一 I I 選 定 單 元。 在每一 狀態 訊號 為 二進 制 訊號 之 較 佳 實 施 例 I 線 ,H = 2 〜C 狀態位元功能如， 並且 有 時將 稱 作H- 位 元 ”位址” 訊 I l 號 (N -位元位址訊號指示D S Ρ之 —' 種操 作 狀態 ) ) 在 較 佳 之 ΐ ! 實 施 ，記憶體電路響應每- -位址訊號， 認 定其 記 憶 體 單 元 之 I 一 之 内 容至 D S Ρ(如一 斷點 訊號 ), 並且DSP響 懕 每 此 種 有 1 1 —- 第 一 值之 斷點訊號 ，停止其操作之- — ( 5在替代性實施例， I I 上 述 D S Ρ由某些其他電路所替代， 其認 定 狀態 位 元 至 一 記 憶 1 1 I 體 電 路 ，並且其包括装置， 供處理斷點訊號（其 中 斷 點 訊 號 1 1 係 由 記 憶體 電路響應 狀態 位元 所 產生 ) ) i 1 本 發 明之 其他實施 例為 斷點 訊 號產 生 方法 > 其 可 以 所 說 1 1 i紙张尺度適州中國囤家標埤（（'NS ) Μ規格（210X297公釐） -1 〇 -

41028S A7 B7 五、發明説明（8 ) 明之系統予K實施。 在較佳實施例，本發明之系統採用一單一 RAM晶片（包括 ( . —Mxl陣列乏記憶體單元），Μ認定一有一電平（例如邏輯 ”1”或”0”電平）之斷點訊號，供一組Ν狀態位元之值之每一 組合，其中Ν為一大數（並且在較佳實施例Μ = 2Ν),並旦每一 狀態位元之值指示一第一電路之一節點或元件之狀態或操 作狀態。在另一類別之較佳實施例，本發明之糸統探用少 數之RAM晶片及簡單邏輯電路，Κ認定一有一電平（例如邏 輯” 1”或” 0 ”電平）之斷點訊號，供一甚至更大組狀態位元之 值之每一組合，其中每一狀態位元之值指示電路之一節點 或元件之狀態或操作狀態。 在一類別之較佳實施例（諸如圖3者），本發明為一種系統 ，包括一數位訊號處理器（例如圖3之DSP 20)，及一單一 RAM 晶Η (例.如圖3之RAM晶片30)，供認定一斷點訊號（例如圖3 之二進制訊號1丨），供在預定狀態下停止DSP之操作。 圖3之DSP 20包括（或可存取）一程式記憶體（在圖3中未 示），一程式控制單元r'PCli”）21,供取得來自程式記憶體之 指令及將其解碼（藉以產生控制訊號，供控制指令之執行）， 及一處理單元22,供響應來自PCU 21之控制訊號，對數據進 行操作（例如算術計算）。 \ DSP 20包括裝置，供認定二進制狀態位元訊號81至1 (其 中N為一數大於1),其受RAM 30所監控。每一狀態位元之值 (每一狀態位元訊號所確定之狀態位元）指示DSP 20之一節 點或元件之狀態或狀況，並且因此訊號B i至所確定之狀 -11 - (請先閱讀背面之注意事項再填寫本頁) -裝- -e 線 經濟部中夾標本局貨工消势合作社印製 本紙張尺度適川中國國家標埤（CNS ) Λ4規格（210X 297公釐） 經濟部中夾標準局貨工消贽合作社印 410^88 A7 B7 五、發明説明（9 ) 態位元集體指示DSP20之操作狀態。 為方便起見，電路之”指示狀態之狀態位元”一詞，在Μ下 ； (包括在申請專利範圍）將用Κ指”一指示電路之一節點或 元件之狀態或狀況之狀態位元”。電路之”狀態”應予Μ瞭 解為包括電路所輸入或接收之訊號，自電路所輸出之訊號， 包括數據訊號，電路存取程式或數據記憶體，或與其他電路 連通或控制其操作之嘗試，信號交換訊號及誤差或其他旗 標之狀態，以及不僅各種網際網路（i n t e r· n e t)暫存器之狀 態及各内部電路元件之操作模式。 如圖3中所指示，DSP 20之PCU 21認定狀態位元訊號 BdB:指示PCU 21之狀態），並且處理單元22認定狀態位元 訊號B2-BN(B2-指示單元22之狀態）。吾人擬想在圖3實 施例之變化型，狀態位元訊指示DSP 20之有些或 所有節點或組件之種種狀態或狀況之任何一種。 每一狀態位元訊號Bi-BN有一隨時間變化之值。狀態位 元訊號B t 為並行供給至R A Μ 3 0之位址解碼器單元3 2 ,作 為一 Ν -位元位址訊號。RAM 30也包括記憶體單元陣列34。 陣列34為一 Mxl陣列，由Μ記憶體單元所構成。一二進制位 元可予Κ儲存在陣列34之每一單元。在任何瞬間，位元訊 號81-6«確定一1^-位元二進制值（81確定其最高有效位元及 ΒΝ其確定最低有效位元），其對應於陣列34之一單元之位址 。訊號B i -ΒΝ之H-位元二進制值，在時間之任何瞬間，也指 示DSP 20之操作狀態（操作狀態係由DSP 20之Ν節點或元 件之狀態或狀況所確定，訊號B i -ΒΝ為自其所產生）。解碼 ^紙張尺度適用中國1¾家榡準（「NS ) Λ4規格（210Χ 297公釐） ----1---1----裝------訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中也標隼局兑工消费合作社印製 410289 A7 B7 五、發明説明（10 ) 器32響應訊所確定之每一 H -位元二進制值，選擇 陣列34之一不同單元。RAM 30認定選定單元之内容（二進 ( . . 制訊號Ij.)至PCU 21 (DSP 20之），作為一斷點訊號。PCU _ 21響應每一有一特定值之此斷點訊號，停止DSP 20之操作（ 或有些或所有操_作）。 在一種實例，響應有一電平指示邏輯”1”之二進制斷點訊 號If.PCU 21停止 DSP 20之操作（或有些或所有操作）。在 此實例，每當位址訊號B1-BN選擇陣列34之一單元儲存一邏 輯”1”位元時，斷點訊號1丨便導致停止DSP 20之操作。一般 為，陣列3 4之很多單元儲存指示邏輯” 0 ”之數據，並且陣列 34之其餘單元儲存指示邏輯”1”之數據。 圖4為本發明糸統之一種替代性實施例，包括處理器40及 多晶片 RAM電路，包含一第一 RAM晶片41 (包括2pxl陣列之 記憶體單元），一第二 R AM晶Η 42 (包括一 2a X 1陣列之記憶 體單元），及”或”閘43,如圖示所連接。圖4之多晶片RAM電 路可予Μ替代性甩Μ替代圖3之R AM晶片3 0 (或圖7之R AM晶 片92-100及邏輯電路102)。在圖4中，處理器40較佳為一漬 體電路，其包括一狀態機（而非一程式記憶體及程式控制單 元，如圖3之DSP 20),供響應一來自外部裝置（未示）之指令 ，認定一序列之内部控制訊號。 為簡化圖4電路之說明，吾人考處.一種質施.其中P = 3 (因 而！ΪΑΜ 41有Λ記憶體單元），及Q = 4(因而RAM 42有十六記憶 體單元）。在此種實施，位元訊號，及1自處理器40予 以並行認定為一至第一 RAM 41位址訊號，並響應RAM 40認 k紙張尺度適川中國國家標埤(C'NS ) AA^m ( 21 OX 29t ) ΓΊ ---^---.----裝------訂------線--1 (請先閲讀背面之注意事項再填寫本頁)

41028S A7 B7 五、發明説明（u ) 定每一此位址訊號所選定單元之内容（二進制訊號Ij)。同 樣，位元訊號B i , B 2 , B 4，及B s自處理器4 0予Μ並行認定為一 至第二RAM42之位址訊號，並響應RAH 40認定每一此位址 訊號所選定單元之內容（二進制訊號）。訊號Ιί及Jj予 以供給至”或"閘4 3之二輸入。響應每一對訊號I丨及Jj，閘 43認定斷點訊號Κυ 。由於RAM 41之記憶體陣列有八單元（ 各由3-位元位址訊號之不同值所選擇），及RAM 42者有十六 單元（各由4 -位元位址訊號之不同值所選擇），故斷點訊號 有一由位址訊號之128可能組合之位元之一所確定之值 ，並因此斷點訊號之值 指示處理器40之128可能操作狀 態之一。在If及Jj為二進制訊號之代表性實胞，訊號Kij也 為二進制訊號。 經濟部中夹標隼局兵工消f合作社印狀 在圖4實施例之變化型，本發明系統包括記憶體電路之各 種組合（較佳為RAM晶片），其輸出予K供給至邏輯電路。 本發明之斷點訊號在邏輯電路之輸出予K認定，並指示自 一予Μ監控之電路（例如DSP)供給至記憶體電路之位址訊 號所指示操作狀態之某竖邏輯組合。要不然，邏輯電路予 以省略，並直接自記憶體電路認定多重斷點訊號至DSP (或 自其產生位址訊號之其他電路）。本發明系統之任何實施 例，其每一記憶體電路可包括——-位元寬單元陣列（如在 上述RAM 30,41 ,及42之實施）或一為二或更多位元寬之單 元陣列（如在K下參照圖5將予Μ討論之實施例）。

在本發明糸統之另一貿施例，圖5之 R A Μ晶片5 0替代圖3 之！ΪΑΜ晶Η 30(或圖7之一個或多個RAM晶片92-100)。 RAM 14 (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適州中國1家標中.（（'NS ) Λ4規格（210X297公漦） A7 B7 410289 五、發明説明（l2 ) 晶片5 0包括記憶體單元陣列5 3 (包含一 N x Z陣列之記憶體單 元，其f Ν及Ζ為大於一之整數）。可將一二進制位元儲存 在陣列53之每一單元。RAM晶片50也包括Χ位址解碼器（列 選擇）單元51及Υ位址解碼器（行選擇）單元52。 DSP 20可由RAM 50代替RAM 30予Κ監控，並可認定狀態 位元訊號 Bi-BM，及q-Ci至RAM 50。每一狀態位元訊號有 —隨時間變化之值。狀態位元訊號B i -BN予K並行供給至 RAM 50之X解碼器單元51,作為一 位元位址訊號，及狀態 位元訊號（：,-(^予Μ並行供給至 Y解碼器單元52,作為一 Z-位元位址訊號。在任何瞬間，位元訊號Bi-B«確定一 Κ-位元 二進制值（Bi確定其最高有效位元，及確定其最低有效位 元），其對應於陣列53之一列單元之位址，並且位元訊號 C丨-C2確定一 Z-位元二進制值（C,確定其最高有效位元，及 C3確定其最低有效位元），其對應於陣列53之一行單元之位 址。訊號B : - BN之N -位元二進制值.在時間之任何瞬間，也 指示DSP 20之操作狀態（自其產生訊20之N 節點或元件之狀態或狀況所確定之操作狀態），並且訊號 C, -C2之Z-位元二進制值，在時間之任何瞬間指示DSP 20之 另一操作狀態（自其產生訊號（^-(：2之DSP 20之N節點或元 件之狀態或狀況所確定之操作狀態）。喊碼器單元5 1及5 2 響應訊號81-8^^及（；|-(：2所確定之每一對二進制值，選擇陣 列53之一不同單元。RAM 50認定所選定單元之内容（二進 制訊號K&)至DSP 20,作為一·斷點訊號。DSP 20響應有一 特定值之每一此種斷點訊號，停止DSP 20之操作 （或有些 ^紙張尺度洎州中國E!家標啤（（'NS )八4規格（210X 297公梦） ---1——„----裝----.--訂------線--r (請先閲讀背面之注意事項再填寫本頁) 經濟部屮央標隼局吳工消贽合作社印製 -15 - A7 B7 410288 五、發明説明（13 ) 或所有操作）。斷點訊號有一由位址訊號之HxQ可能組 合之位元所確定之值，其中M = 2N及Q = 2Z。因此斷點訊號 ! 之值指示DSP 20之MxQ可能操作狀態之一。 一記憶體電路之單元陣列，其使用包含多重行之單元（例 如一單元陣列包含Z行，每一行包含N單元），允許本發明系 統產生一斷點訊號，指示一組大於如果使用一單元陣列僅 包含一此種行（包含N單元）所可能者之狀態位元。市售高 容量RAH晶片（M低費用）。常較佳為使用市售RAM晶片之最 不昂貴組合（其可由一個或多個RAM晶片構成），實施本發明 之記憶體電路，其包括足夠數之單元，供儲存希望量之數據 (例如一位元）供每一組並行認定之可能狀態位元訊號（作 為一個或多個位址訊號）至記憶體電路。例如，如果並行認 定NxZ狀態位元訊號至記憶體電路，如果可K低於Z -晶片貿 施之費用質施一-晶片實施，一般較佳為實施記憶體電路作 為一單一 RAH晶片（有Z行之N單元，或一行之NxZ單元），而非 Z RAM晶Η (各有一行之N單元）。 在又一替代性實施例，圖6之多晶片RAM電路替代圖4之 RAM電路 4卜43(或圖7之一個或多個RAM晶片92-100)。圖6 電路包括一第一級 RAM電路及一第二级RAM電路：第一级由 一第一 R A Η晶Η 6 0 (包括一 8 X 1陣列之記憶體單元）,及一第 二RAM晶片61 (包括一 16x1陣列之記憶體單元）所構成；Μ 及第二級由RAM晶Η62(包括一 4x1陣列之記憶體單元）所構 成。 如在圖4實施例，位元訊號，及Β3自一處理器40予Μ 本紙張尺度適州中國1¾家標吟（（'NS ) Λ4規格（210X297公漦） _ ι β _ (請先閲讀背莳之注意事項再填寫本頁) -絮' 經濟部中央標革局貞工消资合作社印鉍 經濟部中央標卑局负工消费合作社印^ 410288 Α7 Β7 五、發明説明（U ) 並行認定，作為一位址訊號至RAM 60,並響應RAM 60認定每 一此種位址訊號所選定單元之内容（二進制訊號1丨）。同樣 ( ，自處理器40並行認定位元訊號81，82,84,及1作為一位址 訊號至RAM 61 ,並響應RAM 61認定每一此種位址訊號所選 定單元之内容（二進制訊號Jj )。 訊號I丨及Jj·作為一二-位 元位址訊號供給至RAM 62,並響應RAM 62認定此位址訊號 所選定單元之内容（二進制訊號Lm,其中m = l,2, 3,或4)。由 於記憶體陣列之RAM 60有八單元（各由3-位元位址訊號之 不同值所選擇），及RAM 61者有十六單元（各由4 -位元位址 訊諕之不冏值所選擇），故斷點訊號U有一自處理器40由位 址訊號之128可能姐合之位元之一所確定之值，並因此斷點 訊號Lin之值指示處理器40之128可能操作狀態之一。 在圖6之二級實施例之變化型，可能在一個或多個下列方 面不同於圖6中所示之電路：可包括另一級RAM電路，每一級 之RAM電路可包括任何希望數之RAM電路，並且在每一级中 之每一 RAM電路可包括任何希望數之記憶體單元。 圖7為本發明之斷點糸銃之另一實施例，其包括數位訊號 處理糸統70。 DSP系統70包括一處理器72,在一指令匯流 排8 2自一程式記憶體7 4 ,籍在一位址匯流排8 0傳輸之位址 訊號存取指令。處理器72也自數據記憶體76及78,在數據 匯流排S6及90,藉在位址匯流排84及88所傳輸之位址訊號 存取數據至各別記憶體76及78。 斷點單元包括RAM晶片92 .94 ,96,98,及100,邏輯電路102,及一計數器104,供產生一 斷點訊號。斷點訊號為一二進制訊號（來自計數器1 0 4之輸 本'紙張尺度通州中國囤家標埤（（'NS ) Λ4規格（210 X 297公釐） _ 1 7 _ I--*--------裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) A7 B7 410289 五、發明説明（15 ) 出；），有一”停止”值或一 ”不停止”值，其予以認定至D S P 9 0。 每一 RAM晶H92,94,96,98及100有一記憶體單元陣列，並 ! 且各響應一來自DSP90之多位元位址訊號，自其陣列之一選 定單元輸出一數據值至邏輯電路102。 特別是，RAM晶片92 ,94,96dS及100在匯流排 SI,S5,87,89及91監控對應於來 自内部匯流排80,84,86, 88及90之位址及數據訊號之訊號 。因此，DSP系統70之程式及數據記憶體74 ,76及78之存取 予以監控預定狀態。每一 RAM晶片之陣列之每一單元可Μ 自一微處理器106對其寫入數據予Μ規劃程式 （在規割程 式及重新規副程式時，微處理器106也供姶適當位址訊號至 予Μ規劃程式之每一 RAM晶片）。每當希望時，微處理器106 可將所有或選定之諸RAM晶片之記憶體單元陣列，以一不同 陣列之數據值重新規劃程式。一般為，將一二進制位元儲 存在每一記憶體陣列之每一單元。 自DSP系統70供給至RAM 92-100之每一訊號，由許多訊號 位元所構成，每一位元指示DSP系統70内之目前狀態或狀況 。在任何瞬間，訊號位元確定一多位元二進制值，其對應於 RAM 92-100之一之單元陣列之一單元之位址。在每一 RAM 内之解碼器電路響應在RAM輸入接收之訊號位元所確定之 每一多位元二進制值，選擇RAM陣列之一 ¥同單元，並且 RAM輸出所選定單元之内容（一般為一單一二進制位元）至 組合邏輯電路102。 電路102包括足夠數之”與”閘及/或” 或”閘，以產生一指示希望邏輯組合之數據輸入之單一二進 制位元Km自RAH 92-100至電路102。 一特定電平之二進制 本紙張尺度適〗中國囤家標磚（rNS ) Λ4规格（210X 297公釐） ------r---l----^--、u------0 (請先閲讀背面之注意事項再填寫本1:) 經濟部中夾標準局與工消贽合作社印¾ ™ 18 經濟部中夾標萃扃吳工消t合作社印？4 410288 at B7 五、發明説明（l6 ) ,·· 位元Κι«( —指示邏輯一或零之電平）觸發一計數器104。 響應被觸發一定之次數，計數器（或供在認定之觸發訊號

I 後，在預定之時間產生訊號之其他装置）104認定一斷點訊 號（較佳為預定之時間可受自微處理器1 0 6認定適當控制訊 號至計數器104所控制）。DSP系統70響應每一此種斷點訊 號有一”停止”值，而停止其有些或所有操作。在一種實例， 響應在計數器104之輸出所認定之二進制斷點訊號具有一 電平指示邏輯”1”，糸統70停止其某些或所有操作。 在本發明糸統之替代性實施例，DSP 2 0或70由某些其他 處理電路或糸統所替代，其輸出由記憶體為基礎之斷點單 元所監控之訊號位元，並且其包括裝置，供處理由記憶體電 路響應狀態位元所產生之斷點訊號。一此種處理電路或系 統之實例，為一包括狀態機之積體電路（而非一如在上述 DSP之程式記憶體及程式控制單元），以供響應一來自外部 裝置之指令認定一序列內部控制訊號。 參照圖3-7說明之系統（及其上之種種變化型），其所實施 之方法為歸在本發明之範圔Κ内。在一種較佳貿施例，本 發明之方法包括下列步驟： (a) 認定Ν狀態位元（其中Ν為大於一之整數，並且每一狀 態位元指示一第一電路之狀態（指示第一锺路之一節點或 元件之狀態或操作狀態），至一包括一陣列記憶體單元之記 憶體電路；Μ及 (b) 讀取第一數據，供響應至少一次組之Ν狀態位元，自一 選定之單元確定一斷點訊號之值。 本紙张尺度进川中國國家栋卑（ΓΝ5 ) Λ4規格（2!0X 297公釐） n (請先聞讀背面之注意事項再填寫本頁) .裝· 線. 經濟部中爽標隼局兵工消贽合作社印製 410288 a? B7 五、發明説明（1*7 ) 該方法也任選包括下列步驟： 讀取第二數據，供響應至少一第二次組之N狀態位元，自

I 另一選定之單元確定斷點訊號之值；K及 (d)在邏輯電路處理第一數據及第二數據，Κ產生具有該 值之斷點訊號。 要不然，在步驟（b)所產生之第一數據為具有該值之斷點 訊號。 在另一類別之替代性實施例，認定該次姐之N狀態位元為 位址位元至一在記憶體電路之第一级之記憶體電路，藉Μ 進行步驟（b),並且該方法也包括下列步驟： (c) 讀取第二數據，供響應至少一第二次組之Η狀態位元， 自另一選定之單元確定斷點訊號之值；Κ及 (d) 認定第一數據及第二數據為位址位元至一在記憶體 電路之第二級之第三記憶體電路，並且響應而自第三記憶 體電路謓取具有該值之斷點訊號。 較佳為，該方法也包括下列步驟：（e)認定斷點訊號至第 一電路，及（f)響應斷點訊號之第一值而停止第一電路之操 作。 本紙烺尺度適川中國IS家摞卑（CNS ) Λ4規格（210X 297公1 ) ---"---i---裝------訂------線--^ (請先閲讀背面之注意事項再填寫本頁)

Claims (1)

1. ABCD 410289 六、申請專利範圍 1. 一種供產生一斷點訊號，以供控制第一電路之操作之 方法，該方法包括下列步驟： (a) 自第一電路認定至少二狀態位元至一記憶體電路，其 中記憶體電路包括至少一第一陣列之記憶體單元，Μ及其 中每一狀態位元指示第一電路之狀態；Μ及 (b) 讀取第一數據，供響應至少一次組之狀態位元，自一 選定之單元確定一斷點訊號之值。 2. 如申請專利範圍第1項之.方法，其中記憶體電路也包括 一第二陣列之記憶體單元，並且也包括下列步驟： (c) 讀取第二數據，供響應一第二次組之狀態位元，自第 二陣列之單元之一確定該斷點訊號之值；Μ及 (d) 處理第一數據及第二數據，Κ產生具有該值之斷點訊 號。 3. 如申請專利範圍第2項之方法，其中步驟（d)包括在邏 輯電路處理第一數據及第二數據，以產生具有該值之斷點 訊號之步驟。 4. 如申請專利範圍第2項之方法，其中第一陣列包括在第 一级記憶體電路之第一記憶體，及第二陣列包括在第一鈒 記憶體電路之第二記憶體，其中步驟（b)包括認定次組之狀 態位元為位址位元至該第一記憶體之步驟，其中步驟（c)包 括認定第二次姐之狀態位元為位址位元至第二記憶體，藉 以自該第二記憶體讀取第二数據之步驟，將及其中步驟（d) 包括認定第一數據及第二數據為位址位元至第二趿記憶體 電路中之第三記憶體，及響應而自第三記憶體讀取具有該 本紙乐尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ~~ -----：----^------ΐτ-------0 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 410288 C8 D8 經濟部中央標隼局身工消費合作社印製 六、申請專利範圍 1 1 I 值 之 齪 點 m m 之步驟。 1 1 1 5 . 如 串 請專 利範圍第1項 之 方 法， 其 中 第 一 數 據 指 示 一 二 先 t 1 進 制 值 ，及其中該方法也包 括 下 列步驟： 1 1 閎 1 (c )認定第- -數據至第一 電 路 為斷點訊號， 其 中 斷 點 訊 5虎 讀 背 1 之 值 為 該 二進. 制值。 之 注 1 I 6 . 如 請專 利範圍第1項 之 方 法， 其 中 第 —· 電 路 為 一 數 位 事 ά 1 I 再 1 訊 號 處 理 器，其中步驟（b)包括產生 具 有 該 值 之 斷 點 訊 號 之 4 1 步 驟 寫 裝 ,Μ及其中該方法也包 括. 下 列步驟： 頁 1 (C)認定具有該值之衢點 訊 tr占 至數位訊號處理器 Μ及 1 1 (d)響應該斷點訊號而停 止 數 位訊號處理器之操作 > 1 [ 7 . 如 申 請專 利範圍第1項 之 方 法， 其 中 第 一 電 路 為 一 徽 控 ί 訂 1 I 制 器 0 8 . 如 申 請專 利範圍第1項 之 方 法， 其 中 第 一 電 路 一 邏 輯 1 1 I 分 析 器 〇 1 1 9 . 如 申 請專 利範園第1項 之 方 法， 其 中 一 第 一 隨 m 存 取 記 1 線 憶 體 電 路 包括 第一陣列之記憶體單 元 f Μ 及 其 中 該 方 法 也 1 [.' 包 括 下 列 步驟 * 1 在 步 驟 U)之前，κ希望之數據值 將 第 —* 陣 列 之 單 元 規 劃 L 1 程 式 ，其中第- -數據為該希 望 數 據值之- — 1 ) 1 1 10 -種系統，包括： 1 ! 一 第 一 電路 ，包括處理裝置及供 認 定 至 少 二 狀 態 位 元 指 1 I 示 該 第 一 電路 之狀態之裝置 ;Μ及 1 1 I 記 憶 體 裝置 ，連接至第一 電 路 ，供 接 收 狀 態 位 元 1 並 產 生 1 1 一 有 一 由 狀態 位元所確定之值之斷 點 訊 號 其 中 記 憶 體 裝 1 1 本紙張尺度適用中國國家梯準（CMS ) A4規格（210X297公釐） 410288 Α8 Β8 C8 D8 經濟部中央標準局員工消費合作社印策 六、申請專利範圍 置包括一第一陣列之記憶體單元，及第一裝置供謓取第一 數據，以供，響應至少一次組之狀態位元，自第一陣列之一 選定單元確定具有該值之斷點訊號。 Π.如申請專利範圍第10項之糸統，其中記憶體裝置為一 實施為一積體電路之隨機存取記憶體，第一數據為斷點訊 號，第一數據指示一二進制值，及斷點訊號之值為該二進制 值。 12.如申請專利範圍第10項之系統，其中每一狀態位元為 一二進制位元，第一陣列之記憶體單元及供讀取之第一裝 置為一實施為一積體電路之隨機存取記憶體之元件，供讀 取之第一裝置接收Η狀態位元，並響應該N狀態位元讀取第 一數據，Μ及第一陣列為一 Mxl陣列之該等記憶體單元，其 中N為一大於一之整數及M = 2n。 13·如申請專利範圍第10項之糸統，其中每一狀態位元為 一二進制位元，第一陣列之記憶體單元及供謓取之第一裝 置為一實施為一積體電路之隨機存取記憶體之元件，供讀 取之第一裝置接收一第一組之N狀態位元及一第二組之Z狀 態位元，並響應該第一組及第二組之狀態位元讀取第一數 據，並且第一陣列為一 MxQ陣列之該等記憧體單元，其中N及 Z各為一大於一之整敷，M = 2N，及Q = 2Z。 14·如申請專利範圍第1〇項之系統，其中記憶體裝置包括： 一第一記憶體電路，包括第一陣列之記憶體單元及供讀 取之第一裝置；Μ及 一第二記憶體電路，包括一第二陣列之記憶體單元及供 本紙張尺度逋用中國國家標準（CNS ) Α4規格（210X297公釐） -3 - ---------^.------tr--------41 (請先閲讀背面之注意事項再填寫本頁) 410289 A8 bs C8 D8 六、申請專利範圍 置 裝 之 號 訊 點 斷 之 值 該 有 具 定 據確 數一兀 二 單 第 一 取之 讀列 元 位 態 狀 之 組 次 二 第 應 響 .供Μ Ϊ1 陣二 第 之 自 第 圍 範 利 專 請 Φ' 如 統 之 項 為 各 路 電 體 憶 記 二 〇 第體 及憶 路記 電取 體存 憶機 記隨 一 之 第路 中電 其體 ’積 1 為 施 實 包 也 置 裝 體 憶 記 中 其 統 之 項 4 1 第 圍 範 利 專 請 如 括 訊 點 斷 之 值 該 有 具 生 產Μ 據. 數二 第 及 據 數.1 第 。 理置 處裝 供之 號 包 置 裝 之 理 處 供 中 其 統 系 之 項 6 1Χ 第 圍 範 專 請 申' 如 (請先閱讀背面之注意事項再填窝本頁) 裝. 括 值 該 有 具 生 產Μ 損 數二 第 及 據 數 一 第 理 處 供 1 ο 路號 電訊 輯 點 邏斷 之 統 之 項 6 1J- 第 圍 範 利 專 請 串 如 第 括 包 路 電 擐 HAM 憶 記及 之M 級 ; 一 路 第 電 1 體 憶 括記 包 二 置第 裝及 體路 憶電 記體 中憶 其記 訂 線 經濟部中央標隼局貝工消費合作社印製 該 中 其 及 以 置 裝 之 IT1 理 處 供 括 包 路 電 體 ： 憶括 記包 之置 趿装 二 之 第理 一 處 供 元 位 址 位 為 作 據 數 路 二 電第 體及 憶據 記數 三 一 第第 一 收 接 括 包 元 單 禮 憶 記 之 列 Μ 三 第 第 應 響 並 供據 及數 點 斷 之 值 該 有 具 取 讀 元 單 定 選1 之 列 «Β- 三 第 自 〇 據置 數裝 二 之 第號 及訊 第 圍 範 利 專 請 申 如 統 糸 之 項 器 理 處 號 訊 位 數號 1 訊 為點 路斷 電 之 一 值 第該 中有 其.具 ,定 認 括 包 置 裝 體 憶 記 本紙張尺度適用中國國家橾準（CNS ) Α4規格（210Χ297公嫠） 4 經濟部中央揉準局員工消费合作社印裝 A8 41023S 器 DS 六、申請專利範圍 至數位訊號處理器之裝置，Μ及該數位訊號處理器包括供 響應具有該值之斷點訊號，停止處理裝置之操作之裝置。 20,如申請專利範圍第10項之糸統，其中第一電路為一微 控制器。 2 1 .如申請專利範圍第1 0項之糸統，其中第一電路為一邏 輯分析器。 22. 如申請專利範圍第10項之系統，其中記億體裝置包括 一第一隨機存取記憶體，包括第一陣列及供讀取之第一装 置，以及其中該糸統也包括： 供Κ希望之數據值將第一陣列之單元規割程式之裝置， 其中第一數據為該等希望之數據值之一。 23. —種系統，包括： 一數位訊號處理器，包括供認定Ν二進制狀態位元之装置 ，其中Ν為一大於一之整數，·及每一狀態位元指示位訊號處 理器之狀態；以及 記憶體装置，連接至數位訊號處理器，·供接收狀態位元及 產生一有一由狀態位元所確定之值之斷點訊號，其中記憶 體装置包括一第一陣列之記憶體單元及供請取第一數據之 第一装置，供響應至少一次組之狀態位元，自第一陣列之一 選定單元確定具有該值之斷點訊號。 24. 如申請專利範圍第23項之系統，其中記憶體裝置為一 實胞為一積體電路之隨機存取記憶體，及第一陣列為一 2Nxl陣列之該等記億體單元。 25. 如申請專利範圍第23項之糸統，其中每一狀態位元為 本紙張尺度逋用中®國家梂準（CNS ) Α4规格（210X297公釐） -5 - -------------裝------訂------線 (請先1¾¾面之注意事項再填寫本頁) 410288 38s C8 D8 六、申請專利範圍 一二進制位元，第一陣列及供讀取之第一裝置為一實施為 一積體電路之隨機存取記憶體之元件，供讀取之第一裝置 接收N狀態位元，並響應該N狀態位元讀取第一數據，Μ及第 一陣列為一 Mxl陣列之該等記憶體單元，其中H為一大於一 之整數及 M = 2N。 26.如申請專利範圍第23項之系統，其中每一狀態位元為 一二進制位元，第一陣列之記憶體單元及供讀取之第一裝 置為一實施為一積體甯路之隨機存取記憶體之元件，供讀 取之第一裝置接收一第一組N狀態位元及一第二組Z狀態位 元，並響應該第一組及第二組狀態位元讀取第一數據，並且 第一陣列為一 MxQ陣列之該等記憶體單元，其中 N及Z各為 —大於一之整數，M = 2N，及Q = 2Z。 J J 1 i n 1—. .—ί r 訂 , »~ (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局貞工消費合作社印装 本紙張尺度適用中围國家揉準（CNS ) A4規格（210X297公釐） 6