TW409416B - New poly spacer split gate cell with extremely small cell size - Google Patents

Description

體電路的 者。—個 。每個製 定數量的 的個別元 加製作設 挑戰，每 複雜度 積體電 作設備 積體電 件，更 五、發明說明（1) 本案係為1998年五月19曰 號09/093, 841的延續中請案， 容在此配合作為參考。 本案係有關於積體電路， 可作為一種電子可程式唯讀記 積體電路係由單—石夕晶片 件逐漸發展而來。目前的積體 遠遠超過原本所想像。為了 $ 也就是可以擠進一既定晶片面 份（已知為元件”幾何"）的尺寸 得更小。目前，這些元件被製 米。 增加電路密度不僅改善積 且提供較低成本的零件給消費 可以花費數億或甚至數十億元 量的晶片’且每個晶片將有一 因此’在積體電路令製造更小 被製作於每一晶片中，因而增 製造更小之元件乃是一大 製作之製裎將有所限制。也就 用於一定的尺寸，所以須改變 之實例是將一層元件對準於前 幾個微影步驟常用於—積 使用遮罩"使晶片或基材表面 中請之美國i u I # i @二國專利申請序列案 通美國專利φ J甲叫案之揭露内 5其關於-種分離開單元， 隐體（EEPR0M )。 量互連元件 電路所摇你 王自禺個兀 到故Μ 供之致能及複雜度 到改善複轮庳Ώ 硬雜度及電路密度， 積之元件激 a „ 千數目，最小元件部 ，者每一代的積體電路已變 作成橫切面小於四分之一微 及效能，而 路製作設備 將有一定產 路在其上。 多的元件f 備的輸出。 一個用於積體電路 是說，一特定製 製程或元件之佈 一層元件之能力 體電路製作順序 之特定部分曝光 程一般只能 局，此限制 微影為一 光線藉由

第5頁 4 Ο 9 4 J 6 ~ ' 五、發明說明⑵ ”⑼一 遮罩之鏤空部分而照入，該晶片表面一般覆蓋一光阻層， 該光阻層之特定部分曝光後，進行該光阻層之顯影，使得 該光阻層之圊案層殘留於該晶片表面。然後，在進行幾個 過程中之任何一個，如独刻或離子植入過程，而在基材之 上或之内產生一選定之圖案，而後再去除光組。在一些傳 統製程中，每一光阻層或圖案化材料與該層對準在一起或 於該層之下。 第1圖為一分離閘極快閃記憶單元之簡單側面圖，其 說明如何需要將一層對準於另一層會限制元件之最小尺 寸。由第一複晶矽層圖案化而來之一第一閘極1 0形成於該 晶片2 0之場氧化層1 2之上。一介電層1 4形成於該第一閘極 1 0之上。然後，一第二複晶矽層形成於該晶片2 0之上且圖 案化以形成一第二閘極1 6。該第二閘極1 6具有一通道區域 18和一重疊區域22。該重疊區域22留下未被該第二閘極16 所覆蓋之該第一閘極1 0之曝露部分。 準確對準該第二複晶矽層圖案於該第一複晶矽層圖案是非 常重要的。例如，若該第一閘極1 0之曝露部分24太小，該 第二閘極16會完全覆蓋該第一閘極10且在一些情況下單元 程式化效率會減缓。例如，若該浮置閘以通道熱電子來寫 入程式，則該熱載子能量會減少，因為VDS會在第一與第 二複晶矽隙缝之間被分解。若該重疊區域22太小，該第一 閘極10與第二閘極16無法適當地作電子偶合，且若該通道 區域太小，該電晶體會漏電或完全任何沒有操作通道區 域。因此，當對準該遮罩以定義第二複晶矽層之部份時，

五、發明說明（3)

該第二閘極16之邊緣26相對於該第一閘極1〇而準確置放B 非常重要的。 疋 如果該第一閘極與該第二閘極之尺寸不夠大到足以 節與對準製程有關之變化’則將會因未對準而損失—些 率。因此，該第一閘極與該第二閘極之尺寸一般會大^ 以適用於傳統光罩對準過程且提供可接受之產率。然而， 此將導致元件結構會比用於適當電路操作所需之尺寸 大。 寸 因此，期望能提供一種不需多層閘極對準之多重 記憶單元結構。 本發月之目的在於提供一種無過度資料刪除問題 重閘極元件結構。 ％ 本發明之另一目的在於提供一種用於多層單元應用之 雙重閘極元件結構。 本發明提供一極小φΐ夕^ aa丄 m ^ ^ ^ ^ ^ 蚀j型之雙重閘極元件結構。例如，此 ._ Γ用於—分離閘極快閃記憶單元。 ^ ® ^ &例中，—第二閘極結構是由沉積複晶 第二閘極結構藉由二f 上及鄰近於該第一閘極結構，該 第二閘極自我對準' ^ ^層而與該第—閘極結構隔開。該 微影對準公差。i於該第—閘極，所以這兩結構之間不需 第—導電l l Ϊ第二閘極和該第一閘極形成於一具有一 中。較佳地，該 第—和第二井區形成於該基材之 該第二丼區兔_井區為具有一第二導電性之深井區和 ’、、有一第—導電性之較淺井區。第二導電性

五、發明說明（4) 之；及極和源極區形成於接一 中，由通道區域所隔開。2極和第二問極之基材 隔離，且-第二介電層將該第該第一閉極與該基材 -通道區形成於在閘極下之基材p與該基材隔離’以及 汲極形成於較淺井區中。 。在另一方面，源極和 本案更提供製造極小型之雄备 示方法。在形成非揮發性記憶體單网極元件結構之幾個例 方法包括提供具有第一$電性之^之一例#方法中，該 區域形成於具有與第一導電性相：導體基材之步驟。第- 中，且第二區域形成於具有第：第二導電性之該基材 介電層形成於該半導體基材之表：電性之該基材中。第- 一導電層於該第一介電層上，且觀，該方法包括形成一第 -介電層以形成第一間；結#化該第-導電層和第 極結構與該半導體基材隔開）和;介電層將該第一問 -暴露部份。1二介電層形成半導體基材表面之 上及該半導體基材表面之暴露部伤^ 结構之側壁 第二導電層於該第二介電層上，上。該方法包括形成一 以形成第-間隔物和第二間隔物。J圖案化該第二導電層 隔物藉由該第二介電曾而與該第—^第一間隔物和第二間 間隔物被移除。-第三區域形成於：$結J隔開。該第二 Γ； ;0| to . t ,, 、接近該第一閘極結構之 ’ 土材中’以及一第四區城形成於接近該第一間 隔物邊緣之基材中。該第三區域和第四區域位於該第二區 域中且具有第二導電性。本案之這些和其他實施例以及其 好處和特徵，將配合以下所附圏式和説明，俾得一更深入

第8頁 -撕4，6-—---- 五、發明說明（5) 之了解。 第1圖係為具有一第一複晶矽層對準於一第一複晶矽 層之分離閘極記憶體單元之簡單剖面圖； 第2A至2H圖係為部分積體電路之簡單剖面圖，其說明 根據本發明之一實施例之一連串製程步驟； 第3A至3H圖係為部分積體電路之簡單剖面圖，其說明 根據本發明之另一實施例之一連串製程步驟；以及 第4圖為本發明之雙重閘極元件結構的俯視圖。 以上圖式之主要構件如下： 20 0 :積體電路 2 〇 :半導體晶片 230 :較淺井區 232,352 :深井區 2 0 3 :閘極介電層 2 0 1, 3 1 6 :第一閘極 205 :場氧化層 207 :第二介電層 209,211,213, 215,310, 3 1 2，3 2 0，3 2 2 :側壁 2 1 9, 3 4 0 :汲極 221，342:源極 2 2 5 :源極植入區 227:汲極植入區 230, 350:浮置井區 202, 306 :複晶矽區 2 0 4 :多晶矽化金屬區 3 0 0 :氧化層 302:溝槽 3 0 4 :高品質介電層 3 0 8 :溝槽底部 324:熱氧化薄層 3 2 6，3 2 8 :間隔物 3 3 0, 3 3 2 :間隔物頂部 3 3 4 :第一間極頂部 3 3 6 :光阻層 327:介電枯料層 338 :第二閘極

第9頁 五、發明4094tti------

用^發明提供了 一小型雙重閘極結構，例如，此結構可 极；一快閃記憶單元。該第二閘極自我對準於該第一閑 間’使得該第二閘極緊鄰間隔於該第一閘極，可由介^其 ^ t介電層的厚度來控制。該第二閘極和該第一閘極皆i 後^石夕層。雖然該第二複晶矽層一般是在該第一複晶碎層 件才形成’但是該第二閘極和該第一閘極幾乎在結構或A 對Ϊ同—平面上。該第二閘極和該第一閘極之間不需微影 名t公差’因此記憶體單元之尺寸非常小。要了解的是該 第’”複晶矽”只是作為一實例，且包括摻雜複晶矽，&該/ 二問極或該第一閘極可由不同的材料形成，包括 X 柯；丹'，σ 0Θ的非晶矽，矽合金如金屬矽化物以及其他導電 料’或者部分之閘極為一種材料’剩下之閘極為一 材料或其他材料。 第2Α至2Η圖係為根據本發明使用一連串製程步驟以形 成一元件之一實施例之部分積體電路200之簡單剖面圖。 第2Α圖為井形成之後部份半導體晶片2〇之簡單剖面圖。在 此實例中’該半導體晶片2 〇為一 ρ型晶片’但在另一實施 例可以為一 η型晶片’針對其他型態之元件作適當之改 變。使用三井製程形成一較淺井區230和一深井區232於晶 片20中。井區230和232之深度可藉由控制植入能量及/或 摻質量來建立。較佳地’該浮置井區具有與基材2〇相同的 導電性（如第2Α圖中顯示之ρ型），且該深井區232具有相 反的導電性（顯示為η型）。較淺井區2 3 0更位於該深井區 232之上以提供其隔離。在此模式使用較淺井區23〇，在單

第10頁 ___Α(\ς^ά\^___ 五'發明說明（7) 元資料刪除可使用較高電源電壓（即9V)。可去除誘發之 可靠度問題，一般是有關以熱電洞射入或帶至帶射入資料 刪除。可使用F〇w 1 er-Nordheim作資料刪除而得到改良之 可靠度。 第2B圖為形成於該半導體晶片20之第一複晶矽閘極的 簡單剖面圖。藉由一氧化過程形成一閘極介電層2〇3於該 晶片2 0之上，但可以其他方式如氣相沉積過程形成之。該 閘極介電層203為熱成長之氧化矽層’且可在氣流存在下 或氮來源如氨的存在下成長，在氮來源的存在下成長該閘 極介電層203會產生一氮氧化矽層。因此期望該閘極介電 層為一高品質之介電層，使其抵抗所使用之電場。該第一 閘極201是由沉積一複晶矽層於該閘極介電層2〇3之上而後 圖案化該複晶石夕層所形成。在一些實施例中，該閑極介電 層203不會自該晶片20之場氧化層205令移除。在其他實施 例中’部分該閘極介電層會與一金屬矽化物形成元素（如 鈦）形成合金。 第2C圖係為該第二介電層207已形成於該第一閘極20! 之上後之部分積體電路2 00之簡單剖面圖，其包括該第一 閘極201之側壁2〇9, 211和該晶片20之場氧化層205。該第 一介電層207為一氮氧化矽層，是由一化學氣相沉積過程 所开7成’但可以是其他材料’例如氧化石夕，以相似或不-同 過裎形成之。 第2D圖係為一第二複晶矽層已沉積及圖案化以形成複 晶石夕側壁213, 215之後之部分積體電路20 0之簡單剖面圖。

409416 五'發明說明（8) 藉由該第二介電層207而將該複晶矽側壁213, 215與該第一 閘極201之側壁2 09, 211隔離，因而自我對準於該第一閘 極’免去在該第一閘極和該第二閘極之間的光罩對準公差 之需要。 第2 E圖係為具有一光阻層2 1 7於該複晶矽側壁2 1 3和部 份第一閘極201之上的部分積體電路200之簡單剖面圖。根 據在遮罩上之圖案，將有”sl〇p"遮罩之該光阻層217暴露 出來並且顯影。一slop遮罩為不需準確對準於晶片上已存 在圖案之一遮罩。當該第二複晶矽側壁之一（亦即2 1 5 )被 去除時’在該第一複晶矽層之上的該介電層2〇7將作為一 後續矽蝕刻過程之一蝕刻阻障層，以保護該第一複晶矽 層。除了所示之該第二介電層2〇7，另一介電層（圖未示） $於該第二介電層207與該第一複晶矽層201之間，該另一 "電層可以為一氧化層’例如’在該複晶矽回火過程或其 他過程期間形成，且在該第一複晶矽層圖案化期間由光阻 保護之。 第2F圖為在使用一蝕刻過程移除其中一個複晶矽間隔 物後的部分積體電路20 0之簡單剖面圖。該第二複晶矽間 隔物形成一第二閘極213。在一應用中，該第一閘極2〇1作 為一選擇閑或是控制閘，而該第二開極213作為一浮置 ，^該浮置閘以通道熱電子射入或帶對帶熱電子射入作.程 式寫入，且以Fowler-NordheU穿隧來刪除資料。 第2G圖係為具有一藉由自我對準植入過程所形成之汲 極219之部分積體電路2 0 0之簡單剖面圖。該波極219自我

第12頁 五，發明說明（9) 對準於該第一閘極之側嘮2 ^ <側璧。一源極221也以離子植入法 .« ^ 旅極和及極丨'只是作為一實例之名 ^如上士 尤 ^ #止圖限制該元件結構如何操 Λιί ν >姑 <，，、嚴理會驅使一些源極植入區2 2 5位 =L二：“ 丁 —閘極之下以及 ''些汲極植入區227位於該 9^1在第2G圖所顯示之實施例中，汲極區2 1 9 Γ=:該浮置井區230之内。在-方面，-袋狀 二#:^ #不i ^成於該基材中以抑制在該第二閘極213下 形成不欲之導電通道，如1 998年5月19 序列號09/093, 84 1中之铎细拋冲 Τ ^ ^ 1T之坪細描述，此揭露内容先前是配合 作參考用。 第2Η圖係為具有_藉由自我對準植人過程所形成之沒 極219的部分積體電路·之另一實施例之簡單剖面圖。該 沒極219自我對準於該第—閘極如之側壁21卜該第一開 極201由一複晶石夕區2〇2和一多晶石夕化金屬區2〇4所組成。 藉由沉積非晶石夕然後加熱該非晶石夕以形成多晶石夕或者藉由 沉積一複晶矽材料而形成該複晶矽區2〇2。該多晶矽化金 屬區204是藉由沉積一鈦層於該複晶矽層之上且加熱該第 一閘極區而形成矽化鈦。 一源極221也是由離子植入法所形成，要了解的是" 源極"和”汲極"只是作為一實例之名詞且為方便參考起— 見，並非企圊限制該元件結構如何操作。在植入過程後之 熱處理會驅使一些源極植入區225位於部分之該第二開極 之下以及一些汲極植入區227位於該第一問極之下。

第13頁 --4fr»416--- 五、發明說明（ίο) 第3Α至3Η圖係為使用一複晶矽填充方法之另一製作過 程之簡單剖面圖。第3Α圖描述了具有一浮置井區350與一 深井區352之該半導體晶片20，如先前配合第2Α圖所做之 討論。第3Α圖顯示成長或沉積氧化層300於一晶片20之上 且將其圖案化以形成一溝槽30 2，該第一閘極則形成於其 中。一高品質介電層304，在此實例為一氮化矽，沉積於 該氧化層3 0 0和該溝槽3 0 2的底部3 0 8和側壁3 1 0，3 1 2之上。 第3C圖顯示一複晶矽3 〇 6沉積以填滿該溝槽和覆蓋該 氧化層300。然後沿著該高品質介電層自該氧化層30〇移除 該複晶矽’而留下沿著該高品質介電層3 〇 4排列之該溝槽 302 ’且填入該複晶妙306於其中’如第3D圖所示。 第3Ε圖顯示該第一複晶石夕閘極316藉由該高品質介電 層304而與該基材20隔離。在去除該場氧化層之後，該高 品質介電層也覆蓋該第一閘極316之側壁320, 322。一熱氧 化薄層324成長於該基材之上’但可以另一種沉積方式。 一些氧化層可形成於該複晶矽之暴露部分（圖未示），但如 果需要’此氧化層可容易被去除掉。 第3F圖顯示沉積且圖案化一第二層以形成間隔物3 2 6, 328 ’其藉由該南品質介電層304而與該第一閘極316隔 離。形成該間隔物使得該間隔物之頂部3 3 〇，3 3 2與該第一 閘極之頂部334幾乎位在該基材表面上之相同高度。加上 一光阻層336並且顯影以覆蓋其中一個複晶矽間隔物（例 如間隔物326 )，而暴露出另一複晶砂間隔物（例如間隔 物328 )使其可以被移除’如第3G圖所示。—介電材料層

第14頁 五、發明說明（11) 327可選擇覆蓋該第—閘極所暴露之頂面，該層可在該第 一間極之熱處理時沉積或較佳為成長。該層可作為後續製 程中該第一複晶矽層之蝕刻遮罩以移除另一複晶矽間隔物 (即328)。根據所欲之元件結構，此介電層可留在某處或 被移除掉。 第3H圖顯示了移除其中一個複晶矽間隔物而留下另一 複晶石夕間隔物作為—第二閘極338後之多㈣極結構。該 第二閘極3j8藉由該高品質介電層3〇4而與該第一閘極316 隔離，且藉由該熱氧化薄層324而與該基材隔離。如上述 討論，植入一汲極340和一源極342。較佳地，該汲極34() 和源極342植入於浮置井區350中，如第3h圖所示。 典型操作電壓之實例顯示於下面之表_。用於程式寫 入和資料刪除的該浮置閘物理機制的描述相信是無誤^ : 然而，真正的物理機制是不同的或較為複雜。° …、 表 動作

Vgi

Vs 程式寫入 5V(VCC)

5V 刪除

-5V

9V

Fowler-No rdhe i m 穿隧 讀取 5V(VCC) ov

2V

_崖4 _ 五、發明說明（12) 第4圖為本發明之雙重閘極元件結構的俯視圖。上面 所提及之井區或者可藉由植入而後長時間趨入來形成，當 然若需要較短時間的趨入，則需要Mev植入。 本案之特殊實施例已詳加描述，任何修改，差異和改 變皆可使用，例如本發明可應用於其他型之晶片，如矽在 絕緣層上之晶片，或其他具有多重複晶矽層幾乎形成於一 元件之同一平面之元件。以上所描述不應用來加以限定本 案之申請專利範圍，本案得由熟悉本技藝之人士任施匠思 而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。

第16頁

Claims (1)

1. 4494·6 六、申請專利範圍 1. 一種半導體裝置，其包括： 一基材，具有一第一導電性和一基材摻雜濃度； 一第一井區，位於該基材之内，該第一井區具有一第 二導電性； 一第二井區，位於該基材之内，該第二井區具有該第 一導電性； 一汲極區，位於該基材之内和具有該第二導電性； 一源極區，位於該基材之内和具有該第二導電性； 一第一介電層位於一第一閘極與該基材之間，其中該 第一閘極具有一第一侧壁； 一第二閘極，具有一第二側壁，其中該第二閘極藉由 位於該第一側壁與該第二側壁之間的一第二介電層而自我 對準於該第一閘極；以及 一通道區，位於該基材中，該通道區位於該第二井區 之内且介於該汲極區與該源極區之間，其中該通道區之第 一部份藉由該第一介電層而與部分第一閘極隔離，而該通 道區之第二部份藉由該第二介電層而與部分第二閘極隔 離。 2. 如申請專利範圍第1項所述之半導體裝置，其中該第 一閘極和該第二閘極由複晶矽所組成。 3. 如申請專利範圍第1項所述之半導體裝置，其中該第 一介電層由多晶石夕化金屬（polycide)組成。 4. 如申請專利範圍第1項所述之半導體裝置，其中該第 二介電層在該第一閘極之上。

   第17頁 4094*6 5申請專利範圍 ---______ 〜:，專利範圍第4項所述之半導體裝置， 6·如申:i二層’位於該第二介電層和該第-間極之更門包括 〜介專利範圍第5項所述之半導體裝置’ ^·間。 所級成。係由一種選自氧化矽’氮化矽和氮氧化矽該另 7 ·如 ^柯·料 二介!請專利範圍第1項所述之半導體裝置，甘 所J層係由-種選自氧切，氣化導二裝氮置氣^ s 成。 艽化矽之材料 8_如申枝* 其中該第 其中該第 其中該第 其中該第 其中該沒 二間核Γ利範圍第1項所述之半導體裝置 9如申為一記憶體單元之—浮置閘。 —介:ί專利範圍第1項所述之半導體裝置 電層係由氧化矽所組成。 如申請專利範圍第i項所述之半導體裝置 一井區包括一浮置井區。 11. 如申請專利範圍第丨項所述之半導體裝置 一井區為在該第二井區下之一深井區。 12. 如申請專利範圍第1項所述之半導體裝置 極區和源極區位於該第二井區之内。 13. —種半導體元件結構，其包括： 一基材，具有一第一導電性和—基材摻雜濃产. 一深井區，位於該基材之内，該深井區具: 電性； 、匀弟—導 -較淺井區，位於該基材之内’該浮 一導電性； 具有4第

   第18頁 4094 六、申請專利範圍 一汲極區，位於該浮置井區之内，其具有該第二導電 性； ——源極區，位於該浮置井區之内，其具有該第二導電 性； 一第一介電層，由氧化矽所組成且位於一第一閘極與 該基材之間，其中該第一閘極由多晶石夕化金屬（polycide) 所組成和具有一第一側壁； 一浮置閘，由複晶矽所組成和具有一第二側壁，其中 該第二閘極藉由位於該第一側壁與該第二侧壁之間且由氮 氧化矽所組成的一第二介電層而自我對準於該第一閘極； 以及 一通道區，位於介於該汲極區與該源極區之間的該浮 置井區令，其中該通道區之第一部份藉由該第一介電層而 與部分第一閘極隔離，而該通道區之第二部份藉由該第二 介電層而與部分第二閘極隔離。 14. 一種半導體元件結構，其包括： 一基材，具有一第一導電性和一基材摻雜濃度； 一第一井區，位於該基材之内，該第一井區具有一第 二導電性； 一第二井區，位於該基材之内，該第二井區具有該第 一導電性； —汲極區，位於該基材之内，其具有該第二導電性； 一源極區，位於該基材之内，其具有該第二導電性； 一第一介電層；

   第19頁 409416 六、申請專利範圍 一第一閘極，藉由該第一介電層而與該基材隔離，其 中該第一閘極具有一第一側壁以及一與該基材相距較遠之 遠側表面； 一第二閘極，具有一第二側壁，藉由位於該第一側壁 與該第二側壁之間的該第一介電層之第一部份而自我對準 於該第一閘極；以及 —通道區，位於該基材中，該通道區位於該第二井區 之内且介於該汲極區與該源極區之間，其中該通道區之第 一部份藉由該第一介電層之第二部分而與部分之第一閘極 隔離，而該通道區之第二部份藉由該第二介電層而與部分 之第二閘極隔離。 1 5.如申請專利範圍第1 4項所述之半導體元件結構，其 更包括一介電層位於該第一閘極之遠側表面之上。 1 6.如申請專利範圍第1 4項所述之半導體元件結構，其 中該第一閘極和該第二閘極由複晶矽所組成。 1 7.如申請專利範圍第1 4項所述之半導體元件結構，其 中該第二閘極係為一記憶體單元之一浮置閘。 1 8.如申請專利範圍第1 4項所述之半導體元件結構，其 中該第一介電層由一種選自氧化石夕，IL化石夕和氛氧化砂之 材料所組成。 1 9 ·如申請專利範圍第1 4項所述之半導體元件結構，其 中該第二介電層由一種選自氧化矽，氮化矽和氮氧化矽之 材料所組成。 2 0. —種形成一非揮發性記憶體單元之方法，其步驟包

   第20頁 409416 六、申it專利範圍 一 1 -- 括； (a)提供一具有一第一導電性之半導體基材； ⑻形成-第-區域於該基材中，其 電性相反之一第二導電性； $ (c) 形成一第二區域於該基材中，其具有該第一導電 性； (d) 形成一第一介電層於該半導體基材表面之上； (e) 形成一第一導電層於該第一介電層之上； (〇將該第一導電層和該第一介電層圖案化以形成一 第一閘極結構’其藉由該第一介電層而與該半導體基材隔 離’以及形成該半導體基材表面之一暴露部分； C g)形成一第二介電層於該第一閛極結構之一側壁和 該半導體基材表面的暴露部分之上； (h)形成一第二導電層於該第二介電層之上： (i )將該第二導電層圖案化以形成一第一間隔物和一 第二間隔物，該第一間隔物和該第二間隔物藉由該第二介 電層而與該第一閘極結構隔離； (j) 去除該第二間隔物；以及 (k) 形成一第三區域於接近該第一閘極結構之一相反 側壁之該基材之中，以及形成一第四區域於接近該第一間 隔物邊緣之該基材中，該第三區域與該第四區域位於該第 二區域之内且具有與該第二導電性。 2 1.如申請專利範圍第2 0項所述之方法，在形成該第一 導電層的步驟（e)之後和圖案化該第一導電層之步驟（f)之

   第21頁 408416 六、申請專利範圍 前更包括一步驟以形成一另一介電層於該第一導電層之 上。 2 2.如申請專利範圍第2 0項所述之方法，其中該第一區 域為一深井區，以及該第二區域為一較淺井區。 2 3.如申請專利範圍第2 0項所述之方法，其中該第三區 域為一汲極區，以及該第四區域為一源極區。 2 4.如申請專利範圍第2 0項所述之方法，其中該第一井 區為位於該第二井區下基材中之一深井區。 2 5.如申請專利範圍第2 0項所述之方法，其中該第三區 域和第四區域位於該第二區域之内。 2 6. —種形成一非撢發性記憶體單元之方法，其步驟包 括； (a) 提供一具有一第一導電性之半導體基材； (b) 形成一第一區域於該基材中，其具有與該第一導電 性相反之一第二導電性； (c) 形成一第二區域於該基材中，其具有該第一導電 性； (d) 形成一第一介電層於該半導體基材之一表面上； (e) 定義一溝槽於該第一介電層之中； (f) 形成一高品質介電層而沿著該溝槽排列； (g) 形成一第一導電層於該高品質介電層之上以充分填 滿該溝槽而形成一第一閘極結構； (h) 去除至少一部份之第一介電層和部分之第一導電層 而非該第一閘極結構以暴露在該第一閘極結構側壁上之該

   第22頁 409d46 六'申請專利範圍 高品質介電層； (i) 形成一第二介電層於接近該第一閘極結 半導體基材表面之上； (j) 形成一第二導電層於該第二介電層之上 (k) 將該第二導電層圖案化以形成一第一間 由該高品質介電層而與該第一閘極結構之一側 及形成一第二間隔物於該第一閘極結構之另一 〇)去除該第二間隔物；以及 (m)形成一第三區域於接近該第一閘極結構 之該基材中，以及形成一第四區域於接近該第 緣之該基材中，該第三區域與該第四區域位於 之内且具有該第二導電性。 2 7.如申請專利範圍第2 6項所述之方法，其。 更包括一步驟以形成該第二介電層於該第一閘 部份之上。 構側壁之該 隔物，其藉 壁隔開，以 側壁上； 之另一側壁 一間隔物邊 該第二區域 1該步驟（i) 極之一暴露

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