TW409212B - Power and area efficient fast fourier transform processor - Google Patents

Description

409212 五、發明説明 發明範圍 本發明係關於快速的傅立葉轉換（FFT)處理器，而更明確 而言是關於FFT導管處理器結構，其具有減少功率消耗和 積體電路面積需求。 發明背景與概要 傅立葉轉換是已知用以分析時間改變信號的技街。簡單 地説，傅立葉轉換是將來自時間改變格式的信號轉換成頻 率改玄格式。逆傅立葉轉換係執行相反的轉換。當信號藉 著在有規律的時間週期上所採行的一連串連續信號取樣的 非連續形式來表示的時候，相對於傅立葉轉換係稱爲非連 續的傅立葉轉換（DFT)。 在相當高的位準上，DFT是簡單的规則系统。它是由穿越 於輸入功能的數位化資料點、每個資料點乘以正弦和餘弦 函數、和加總結果的乘積所組成，-是用於在相對累積器 中的正弦元素，而另一是在相對累積器中的餘弦元素。當 每個資料點經由此方式處理的時候，該等正弦和餘弦累二 器會除以所處理的資料點數目。結果所產生的量是目前所 調查頻率之正弦和❹元素的平均値。此處理會重複於所 有完整的Μ料，直到财等相倍的奈奎斯特頻率。 在更正式的説辭上，DFT和逆DFT的定義如下所示 r=o 、夕 409212 Λ7 B7 五、發明説明 (2) 其中’/*(/)=頻率元素或轉換 時基資料點或逆轉換 N=資料點數 τ =非連續時間 /=非連續頻率 = e~j· = C〇s(2rr / N)- jSin(2n / N)y 爽轉 m 子 因此’旋轉因子是複數，而在—般的情況中，頻域和時 域函數能夠是複數。兩複數量的乘積會產生下列項目： (A+jB){C^jD) = AC + JAD + jBC-BD =(AC - BD) + j{AD + BC) (3) n^n ^fn ti^^i 14^1 *f n^it m —fit am— j二、 ‘ i , (請先閎讀背面之注意事項再填穿·本頁} 訂 經濟部十央標準局員工消費合作杜印製 例如’（A b )項可視爲時域函數，而（c +J· D)項可視爲 W N，亦即， ¥ iV~ ^05(2^/#)+ βϊ^2π/Ν) ° DFT的實際問題是要使用較長的時間來計算。事實上，執 行DFT需要執行N個資料點的N2複雜運算階數。複雜的運 算係包括評估正弦和餘弦函數，乘以資料點、並加上該等 -5- 本紙铁尺度適用中國國家標莩（CMS ) A4規格（2IOX297公釐） 缘 409212 A7 B7 五、發明説明（3) 浐濟部中央標準局員工消費合作社^丨裂 ::此門題在數以千計資料點要"即時"轉換的特別應用 t會麻煩。另—方面，如果減少資料點數，運算的數目便 曰以平万降低。因此’將資料序列分成兩相等部份，分別 f理每個部份可節省-半的計算運算。此方法是用來發展 快速的傅立葉轉換（FFT)。輸入資料陣列會分成較小和較小 的陣列’以減少計算量，然後轉換結果係利用稱爲”蝶形元 件”的交越圖案特徵來重新結合，而蝶形元件實際上是小的 FFT。FFT中的蝶形元件大小係稱爲FFT的"根"（r)。因此， 如果太的DF 丁是由多重的小請5所取代，例如具有2或4大 =的蝶形元件’複雜運算的數目在實質上便會減少。即使 當DFT的大小減少，運算的次數便會降低’ DFT大小減少在 N個運算階層上的"成本"一因此，熟悉附的計算複 雜度。 圖1 A係描述N = S資料點陣列D 〇 _ D 7的F F τ蝶形元件信號 流程示例圖。陣列的偶數元素係輸入至第—4點點 DFT的一半大小）、和奇數的資料點、D2、D5、和1)7係 輸入至第二4點DPT。兩個四點陣列的輸出會纽合，以便藉 由第二次重複每组4個頻率，以產生符合八點DFT的八點順 序’而然後將偶數和奇數組相加。然而，在做加算之前， 奇數的DFT頻率元素必須位移，因爲在時域中的奇數項目 旎由一個資料點所移動。相位移是由各種不同的區塊及以 π/4弧度而從零至2π弧度範園所指示。 這分開和解決方法如圖！ Β所示而能擴充，其中四點 的其中每一點會分成兩個2點DFTS。當然，然後四個2點 -6- 本紙張尺度適用中國國家襟準（CNS ) A4規格（210X297公爱） —;一--^---^---— 裝-- {請先聞碛背面之注意事項再填策本頁) 1 --- ί--1 ί PI ,1 - —til -濟部中央^準局員工消費合泎让印製 A7 ___B7 五' 發明説明（4 )~— _^〜 ~ ~ DFT s必須組合成兩個4_點DFTs，其所组合的如上所示而组 成單一的8點DFT。整個處理時間會幾乎重新減少一半。 因此，8點FFT輸入資料係分成只有兩或四個資料點的子 集’其兩或四點非連續的傅立葉轉換便會執行。該轉換輸 出會乘以適當的”旋轉因子"，而然後還符合於兩或四點^ 立葉轉換。 ’ 即時高速數位信號的F F T計算對於許多信號處理系統和應 用是很非零。垂交劃頻多工（OFDM)是一聲納、雷達、以區 塊爲基礎的過濾和快速迴旋’濾波器排列、用以磁性儲存 的等化器，回聲取消器、和多重路徑的非對稱數位用户線 (ADSL)、數位語音廣播（DAB)、數位影像廣播（DVB)、多重 載波調變（MCM)方法是高速FFT應用的示例。FFT處理器也 可在諸如數位行動細胞式無線電系統中發現應用，其中功 率’肖耗和積體電路晶片大小應該減到最少^越多的功率：寄 耗’便會產生更多的熱。晶片大小具有上限，而且也存在 有多大的功率能使用在特殊1C封裝的上限。減少功率消耗 使它能使用較便宜的IC晶片封裝。具有最非零的因子來考 量建立諸如FFT處理器的一晶片處理裝置3 例如’當處理速度是當然非零的時候，對於即時濟用而 T ’功率消耗也會增加所執行的乘法、加法、和暫存器運 算的數目。積體電路晶片面積會增加諸如乘法器、加法 器、和暫存器的硬體元素數目的增加。本發明的目標是要 減少元素數目和所執行的運算量，以減少積體電路晶片面 積及功率消耗。 本核·法尺度通用中國國家標準（CNS ) A4規格（2!0X297公筹） (請先鬩讀背面之注意事項再填梦本頁) - J I ^ . -1τ- i -----^-------I____ B7 經漭部中央榡痕烏員工消費合作杜印製 五、發明説明（5 ) 有許多不同的方法來增加速度及/或減少功率消耗和積帶 電路晶片面積需求。其中之一的最成功方法是導管處理。 經導管處理的處理器會將計算的負荷分成許多可平行處理 的的連續級數。基本上，導管操作能使來自處理器前級所 獲得的部分結果可立即在接連的級數而沒有延遲。即時的 導管處理器的處理速度必須符合輸入資料傳送率，亦即， 連續操作的資料獲得速度。這表示既然資料獲得速度是每 週期取樣一次，所以FFT導管處理器必須在N個週期♦計算 N長度DFT。 超大型積體電路（VLSI)的一所提議的導管FFT結構是在 Shouslieng He的名義下於i"7年5月29日所出版的 W0 97/19412中揭露。所提議的導管FFT結構是單—路徑: 延遲回授（SDF)、根數2的FFT，其中旋轉因子會分解，以 形成根數4結構。根數22具有與根數4規則系統的相同乘法 複雜度’但保有根數2蝶形元件結構。 .S^ousheng He是如何將整個乘法器分解成非非零和非零乘 法器的數學細_是在W〇97/19412中揭露。結構上，類似 SWheng He的即時導管FFT處理器是在圖2 A所顯示的256 合：料亦即”6。更明確而言，該輸入資料序列 曰傳送至第-對螺形元件單元9和1()。128字元回授暫存器 1是將燦形元件9的輸出連接至它的輸人。第二堞形元件單 〇具有64個字Μ授暫存仏乘法器η是將處理器的 '.及，包括堞形元件單元9和1〇，連結至 極，包括蝶料件單如和⑴並將資料流乘以旋 (請先閲讀背面之注意事項再填宵本頁)

• - n --- II T----裝--- 一^1. _ gift I I _ - II *n^ : ii : -8- 規格（210x 297公釐） A7 B7 i092j2 五、發明説明（6

Wl(n)。蝶形元件單元9、u、13、和㈠的結構係分別不 同於如圖2B和2C所描述的蝶形元件單元1〇、12、14、和 16。蝶形元件單元U*12提供回授暫存器3和4，其分別 具有32個字兀和16個字元容量。乘法器17係位在處理器的 第二和第二級之間，其係將資料流乘以旋轉因子w 2 (η)。 處理器的第二級係包括堞形元件13和〗4、8個字元回授暫 存器5、及4個字元回授暫存器6。乘法器17係位在處理器 的第三和第四級之間，其係將資料流乘以旋轉因子 W3(n)。處理器的第四級係包括堞形元件單元“和“，其 具有兩字το回授暫存、及一字元回授暫存器8。輸出順 序x(k)係起源於處理器的第四級輸出。由時脈信號19所計 時的二進位計數器丨s係扮演在處理器的每一級之間所使用 旋轉因子的同步控制器和位址計數器。在® 2B中所描述的 類型B F 21蝶形元件係包括兩個加法器2〗、兩個減法器 22、及四個多工器23。多工器的操作是由控制信號27所控 制。類型卿！蝶形元件是在圖化中描述，其係、類似類堅 BF2I蝶形元件的構造’但是包括2 χ 2整流器…口邏輯閉 24，亦即，具有一個反相輸入的and問。控制信號川系提 ί…AND間2 4的反相輸入，而且也提供給多工器2 3的控制 信號27係提供给開24的非反相輸人。來自娜閉則 輸出會驅動整流器2 6。 在圖2A中的根數22單—延遲回授FFT處理器的操作如下 所不:在第—N/2週期上，在第—堞形元件模組_的2-to-l 多工器2 3會改交成位置"〇 η ,而該蝶形元件會間置。來自 --^---r----裝------"訂-------涑 (請先閱讀背奁之注意事項再填梦.本頁) ,裡涛部.中央樣準局負工消費合作it印製 A 7 B7 經濟部中央標.準局—工消費合作社印裂 五、發明説明（7 ) 左邊的輸入資料會傳送至移位暫存 $仔盔，直到它們填滿爲 止。在下-N/2遇期上，多工器23會轉向至位置"厂，該蝶 ^件單元係使用送來的資料與在移位暫㈣中所儲存的 資料來計算2點DFT。 ^{n) = χ{η) + )({η + Ν /2) (4) 0 ^ η < Ν/2 Ζ\{η + Μ /2) = χ{η)_+ jy /2) (5) 當載入時間順序的下一資料框的最初一半的時候，堞形 元件輸出邛《)便會傳送，以便提供旋轉因子，而攻λ + #/2) 會傳回至在下一Ν/2週期會"多工處理，，的移位暫存器。 第二堞形元件的運算係類似第—個，除了蝶形元件輪入 順序的"距離”是剛好是Ν/4，而非零的旋轉因子相乘係藉 由整流器2 6和受控制的加/減運算的實數_虛數交換來達 成。此需要來自同步計數器1 8的兩個二進位控制信號2 5和 27。資料然後會通過繁複的乘法器I?，以75%效率工作， 以產生根數4 FFT字間的第一位準的結果。此外，處理會以 在每一連續蝶形元件級上的一半所減少的輸入資料距離來 重複此圖案。在Ν -1個時脈週期之後，完整的〇?1'轉換結杲 X ( k )會以相反的位元順序輸出。轉換的下一資料棍然後會 處理’而不會暫停，因爲在處理器之每一級上的導管處 理。

Shousheng He之WO 97/194丨2專利堅持主張此根數22 SDF 10- 本紙疼尺度適用中國园家標準（CNS ) A4規格（21 Οχ 297公釐） I.—：；----Ί---抖衣------II-------^ - * (請先鬩讀背面之注意事項再壤^本頁) A7 五、發明説明（8 ) FFT處理器結構是最適合料管肌計算。然而，甚至 處理器積體電路面積和功率消耗可藉由使用本發明

•f 无I 閱-I 讀 背 面 之· I 注 t ' 事1 項 I I | I裝 頁I 二” ftrs(亦即’FFT，個別克服原理）來計算大的 T疋夕..及的處理’其可在反覆或導管結構中實現 訂 此個別克服策略能夠節省計算，這會增加在較小級之 執=的複雜旋轉g子相乘的數目。二點或四點贿_形元 件是意欲的觀點，而此觀點是在每個蝶形元件中所執^的 旋轉因子相乘是零，因A乘法器係數只是土換句話 説，複數乘法電路並;^需祕在只有„純粹的"乘法的兩或 四點DFTs的個別轉換。純粹的乘法會執行，而不是要乘法 器只是傳送不要運算、或改變符號、或實數和虛數元素。 換句話説，非零而高昂計算的乘法便可避免。然而，實質 上，許多非零複數乘法是需用於FET之2點和4點〇打堞形元 件串級之間的旋轉因子相乘a 線 經濟部中央螵準局員工消費合作社印製 傳統的思考係保持將FFT(亦即基本识^計算單位的大小） 的根數增加至S、1 6、和更大，（亦即，轉換分成8、】6、 或在個別克服方法中的許多分項），在必須於每個高根蝶形 元件（較鬲根數FFT的蝶形元件）中執行之非零乘算項目的計 算成衣會有效地提高取消由在蝶形元件之間所減少旋轉 因子取法器的數目來獲得增益。本發明係發現此不必然爲 眞實=相反地，傳統認爲本發明係使用在FET中的相對少量 的低功率、固足係數乘法器來提供很強和積體電路晶片面 積有效FFT處理器’而此FFT具有大於根數4 s只有相對小 -11 - 本紙張尺度適汚中國囤家標垄（CNS ) Λ4現格（210x 297公釐） ^2212 A7 B7 五、發明説明（g ) — '— 量 < 固定係數乘法器的使用係藉由利用某些旋轉因子關係 (下面有更詳細地描述）來達成〇 因此’本發明係屬於較高根數的快速傅立葉轉換（FFT)處 理器’而在同時使用只有最小的積體電路晶片面積，以便 使用最小的功率而有效地執行快速的傅立葉轉換運算。理 想上’本發明係採用在具有大於根數4的任何FFT結構。具 體實施例係使用蝶形元件模组，其在即時導管FFT處理器的 構中具有8或16的大小。對於根數§的實施而言，該ρρτ 處理器係利用根數23堞形元件處理模组構成。對於根數16 的實施而言，該FFT處理器係利用根數24蝶形元件處理模組 構造。 經濟部中央標準局員工消費合作枉印製 在如同根數23所實現的根數8具體實施例中，每個堞形元 件模組係使用三個2點蝶形元件單元實現，而該等單元係同 時耦合在導管。輸入資料序列會提供給三個蝶形元件單元 的其中一個的輸入，並經由三個導管蝶形元件單元處理， 以產生傅立葉轉換資料序列。每個蝶形元件單元係包括單 一延遲回授暫存器。在根數8蝶形元件模组所需的三個非零 旋轉因子相乘（該等三個其中每一個非零旋轉因子相乘是在 堞型中執行數次）中，本發明只使用固定係數乘法器電路來 實現該等三個乘法。在根數16而如同根數24所製作的具體 實施例中，每個蝶形元件模組係使用四個2點蝶形元件單元 實現，而該等單元係同時耦合在導管。在根數16蝶形元= 模組中所需的九個非零旋轉因子相乘（該等九個的其中每一 個非零旋轉因子相乘會在蝶型中執行多次）中，本發明〇 -12- 本紙張尺度制悄醉辟(CNS〉Α4規格（210X297^^ :-1".'可十少 eif-^hJ:合 Μ"-印y 4092i2 ,77 —----__ 五、發明説明（10)

用兩個固疋係數乘法器電路來實現九個乘法器D 圖式之簡單説明 現要連同圖式來描述本發明（及其它）的特徵及目的： 圖1 A是快速的傅立葉轉換（FFT)蝶形元件流程圖，其係 採用兩個4點DFTs，以便執行8點〇?丁運算； 圖1 B係用以實現8點D F T的兩個蝶形元件FFT流程圖； 圖2A是N = 256的根數22單—延遲回授（SDF)導管fft處理 器結構： 圖2B是在圖2A中所顯示之在根數22 SDF導管FFT處理器 中所使用的第一個2點堞形元件結構圖； 圖2C疋在圖2A中所顯示之在根數y SDF導管FFT處理器 中所用的第二個堞形元件結構圖； 圖3係根據本發明的一示例具體實施例的根數2 3單一路徑 延遲回授即時導管處理器圖式； 圖4是在實現圖3中所採用根數2 3 FFT中所使用的根數2 3 蝶形元件圖式； 圖5係頭不在複數平面中的根數8和根數16 DFT蝶形元件 模组之旋轉因子的向量圖； 圖6是在圖4中以固定的係數乘法器所實現的根數23堞形 元件圖； 圖7係顯TF X現昃丨旋轉因子相乘的一固定係數乘法器示 例： 4圖8係根數根據本發明的另一較佳具體實施例而顯示根數 2單一路延遲回授導管FFT處理器圖式： --:1----;----裝------訂------噪 r - (請先閱讀背面之注意事項再填寫本頁) 409212 A7 B7 五、發明説明（11) 圖是根數24蝶形元件模組，其係相對於在圖8中的根 數2導管FFT處理器的每一處理級中所使用的丨6點砰7; 圖9B係顯示在圖9A中所實現而無需乘法器的*旋轉因子 相乘圖； 圖9C是在圖9A中所顯示之根數24蝶形元件的各種不同非 零根數16旋轉因子相乘的固定係數乘法器實施圖式； 圖1〇係顯示實現各種不同根數16旋轉因子相乘的一固定 係數乘法器； 圖1 I係利用不同根數FFT處理器而顯示所實現4,〇96點砰丁 的FFT功率消耗圖式；及 圏12係利用不同的根數FFT處理器而顯示用以實現七 FFT的FFT積體電路（1(：)面積消耗圖式。 圖式之詳細説明 在下列描述中，對於説明而並非是限制的目的而言，係 發表諸如特殊具體實施例、技術、硬體電路 '裝置等的知 節，爲:要提供對本發明的完全了解。例如，本發明的較 佳具體實施例是根數23和根數24導管的FFT處理器^然 而’這些具體實施例和結構只是示W ’而五對於在技藝中 的技術而言，本發明可在其它的具體實施例中實現，而不 會違背這些特殊細節。在其它的例證争，眾所週知的 DFT/FFT方法、裝置、和技術的詳細描述已省略，而不會對 未詳細描述之本發明產生模糊。 0 ’ 如上所述，有關DFT/FFT計算的傳統思考能藉由使用根數 8或16 FFT處理器來獲得到，既然計算次數並不會明顯地 ________ - 14- 木纸仏尺度用中®因家榡”ΐ* ( (’NS ) Λ4規格（2丨ΰκ297公犮） ί請先閱讀背面之注意事項再填寫本S )

^^2x2 A7 B7 五、發明説明（12) 吵。在FFT領域的一些專家還堅持主張分開的根數Fft是最 有效，因爲它係使用已知最小的非零運算次數，用以計算 長度211的DFT。相反於傳统的思考和主張，發明家發現非 零的增益可使用較高根數FFT處理器而在減少功率消耗和積 體電路（1C)晶片表面面積獲得’特別是，根數8和根數i 6 係使用固定的係數乘法器，並採用在該等旋轉因子之間的 某些優點關係，以減少固定係數乘法器的實際數目，以便 實現必要的旋轉因子相乘。的確，在較高根數的簡單推測 無需在積體電路晶片面積或功率需求上產生較大的效率， 本發明係利用在複數平面中的旋轉因子對稱、旋轉因子的 分解、和固定的係數乘法器’以便在積體電路晶片面積和 功率消耗中有效地達成明顯的效率增加s ? 根數8 FFT處理器的示例 根數8厂T處理器之本發明的第一具體實施例理想上係使 用根數2 3單-路徑延遲回授（辦）導管fft處理器結構來實 現，諸如在圖3中所顯示N = 4,〇96f料點陣列示例。在圖3 中的四個其中每一個8點蝶形元件係使用三個導管2點蝶形 元件來構造。輪入資料序列χ(η)是輸入第—根數23堞形^ 件模組1Ϊ(3。來自每個根數23(8)犯模組的輸出是模 入的8點FFT，其中頻率元素"是以逆位元順序〇 ' 4、2、 6 ' 1 ' 5、3、7來輸出。該輸出係耦合至乘法器2〇〇，其合 f第―旋轉因子乘法器^以乘法，其中對於每個讀: ^，η是以逆位元順序從〇至7(參考上述），匕是從〇五 (4096/8- 1 ) —5 1 1。因此，其中有大約丨(Μ〗）是純粹的 •15· (靖先閲讀背面之注意事項再填寫本頁} -衣

-1T 4、成ί认度坤則’民旧家指4 ）八4規^· (210 / 297公穿 A7 ^09212 五、發明説明（13) 4096旋轉因子値是儲存在旋轉唯讀記憶體（R〇M)26〇。 該等旋轉的乘積會提供给第二根數23堞形元件模組12〇, 而該輸出順序是在乘法器220與第二旋轉因子乘法器 Wsw11”乘法，其中對於每個„値而言，办是以逆位元順序 從0至7，k是從0至（4096/82- 1 )=63。其中有1/8是非零的 4096旋轉因子値是儲存在旋轉唯讀記憶體27〇。 旋轉的乘積是在第三根數23蝶形元件模組14〇中處理。輪 出是在乘法器240中與第三旋轉因子乘法器乘法，其 中對於每個η値而τ，n是以逆位元順序從〇至7(其會重複 64次），k是從〇至（4096/83_1) = 7，這些値是儲存在旋轉唯 頡圮憶體280。該等旋轉乘積是以最後的根數2 3蝶形元件 模組160處理，以產生傅立葉轉換輸出順序x(k)。 該等堞形元件模组110、120、140、和160的其中每一個係 包括二個回授路徑。特別是，蝶形元件模組丨1〇係包括具有 2,〇48冬元回授暫存器的第一回授路徑、具有1 字元回授 暫存器的第二回授路徑、和具有512字元回授暫存器3〇〇的 第二回授路徑。該蝶形元件模组12〇係包括具有256字元暫 存态440的第一回授路徑、具有128字元回授暫存器420的 第二回授路徑、及包括64字元暫存器4〇〇的第三回授路徑， 孩第三蝶形元件模组140係包括具3 2字元暫存器540的第一 回授路彳至、具有16罕元暫存器520的第二回授路徑、及具有 8子元組暫存器5〇〇的第三回授路徑。該碟形元件模組1⑼係 1括具有4子元回授暫存器640的第一回授路徑、具有2字元 回授暫存器620的第二回授路徑 '及具有1字元回授暫存器 -------- _ ~ 16 - 本纸也以剌巾S $彳:料(T^s ) Λ4现格（2!0Χ297公楚） "Τ--： ^---\----裝------訂------線 - , -(讀先閲讀背面之注意事項再填{"·本頁} ":"·部屮央^^^m-1-^^合竹 五、發明説明（U) Α7 Β7 η 洋 J;3 J in ί\· 々ίϊ Η 印 5:) _的第三回授路徑。：進位計數器㈣是由時脈信號咖所 計時。該二進位計數器係扮演同步控制器及在FFT處理器的 各種不同級之間所使用的位址計數器。各種不同的回授暫 存器係提供延遲的X取樣，相資料能在不㈣時間上處 理。 該等蝶形元件模組110、120、14〇、和160的其中每—個係 包括三個導管的2點蝶形元件單元（BF2)。每個蝶形元件模 組係實現根數8(亦即’八點)FFT規則系統，但是根數㈣ 形元件係"分解，，成三個根數2蝶形元件單元。例如，堞形元 件模請係包括核合至第二堞形元件單元祕的第—堞形 几件單;其會依序地M合至第三堞形元件單元耻: 每個堞形凡件單元祕-赚的内部結構係類似在圖2A十所 顯示的。另外的蝶形元件單元實施可採用在圖⑶中所顯示 的結構’以執行j和-】與實數/虛數移位和加減算移位的 乘法。然而，純粹的乘法可使用其它的方法來實現。 每個蝶形元件單元係藉由分別使用時脈2、}、和〇而由 同步控制器和位址計數賴計時。每個㈣元件單元係包 括單-路徑回授延遲迴路和暫存器。蝶形元件單元⑽續 包括四財元喊暫衫元件單元祕係包括⑽ 罕元回㈣存器620’而蝶形元件單元⑽c係包括⑽ 回授暫存器600。圖4可藉由使用大小爲4Χ、2Χ、和χ的回授暫存器而產 生任何的根數23堞形元件單元，其中χ叫、8 ' 64、 等。順序或係數是資料由通過如圖4所示之乘法器所乘的數 {讀先閲讀背面之注意事項再填寫本頁)

^----^------IT -=-3 I 1- — - JIT _ - -17- 木紙度ii」财酬丨制[cKsTA^m (210X297^^7 409212'A7 ---- _一__ B7 五、發明説明（15) 値:在改變成下-數値之前，順序會處理X次。X値係決定 在放置根數8蝶形元件的導管鏈。對於最右邊的模组16〇而 各’ X=1 ;對於最左邊的模組110而言，X = 512 ;對於模组 140而5 ’ X = 8 ;而對於模组120而言，X = 64。 回想在圖1 A中所顯示的蝶形元件結構，許多的蝶形元件 單兀輸出只由純粹的乘法器乘法，其包括+1、_〗、+』、 -j。然而’該等純粹的乘法係使用無運算方式（沒有乘法 备）、號訊改變' 或實數/虚數元素"交換”來實現。非零的 旋轉因子相乘（例如在圖2A中所顯示的Wl(n)、W2(n)、 W3(n))是由在堞形元件模组之間的動態乘法器來執行（諸 如在圖2 A中的動態乘法器1 7)。 因此，傳統的FFT處理器係採用動態的乘法器來執行旋轉 因子相乘。動態的乘法器在感覺上是"動態的"，如果動態 的乘法器係執行在輸入資料字元” A ”和係數字元"B "之間的 乘法，字元"B "的數位値能改變成實質的任何値。雖然輸 出順序乘以不同旋轉因子係數値項目是彈性，但是動態的 乘法器會消耗可觀的功率量，即使它們能相對使用小的積 體電路表面面積來實現。在固定的係數乘法器中，字元 "B ”的數位値是常數。 實際上，—進位數値的乘法係賴由移位兩所要乘法的_ 進位資料字元的各種不同値來實現，而然後加上移位的變 更値。因爲該等資料字元的其中之一是已知用於固定的係 數乘法器，該乘法器不必要執行任何其它的乘法。結果， 固定的係數乘法器係包括在動態乘法器中所使用的一半雙 -18- .---- - _ 本技乐尺度坞用中國S家標肀（（，NS ) Λ4规栝（2IOX 297公总） --- (請先閲讀背面之"意事項再填寫本頁) ---------r--.----------裝--------」 "β —---味------ <v. a li j. if； f·： A Vi 印 409212 B； 五、發明説明（16) 體。此外’已知資料字元能記錄成很有效的格式，所以固 定的係數功率消耗與動態的乘法器相較係認爲減少s固定 係數乘法器的缺點是個別的乘法器需用於每個不同的係 數°結果’當不同固定係數乘法器的數目增加的時候，積 體電路晶片表面面積便會消耗。 當蝶形元件模组的大小增加至8和16的時候，在碟形元 件模组之間的旋轉因子乘法器的數目便會減少。然而，通 過必須乘以旋轉因子之乘法器的資料百分比會增加。而 且，在每個蝶形元件模組中所執行的旋轉因子相乘數目會 增加。對於根數4 FFT而言，在每個四點蝶形元件模組之間 通過資料點的7 5 %必須乘以旋轉因子。對於根數8 FFTs而 言，該百分比會增加至87.5 %，而對於根數16 FFTs而言， 該百分比會増加至93.75 %。 減少由在堞形元件模组之間的動態乘法器所執行的旋轉 因子相乘數目及增加在用以增加根數FFTy々每一蝶形元件 模組中的旋轉因子相乘數目是相對小於減少整個所執行的 乘法數目=在較高根數卯丁3的堞形元件模組中所使用的不 同旋轉因子植的數目能藉由使用根據本發明方法來減少。 提供在每個蜂形元件模组中所要執行的不同値、非零、旋 轉因子相乘的數目’本發明可使用固定係數乘法器來 實現，而固定係數乘法器會較動態乘法器消耗較少的功 率。當要在”元件模組執行的不同數値、非零、旋轉因 子相乘的數目增加的時候，於此情況的固定係數乘法器會 變成較在所消耗的增加積體電路晶片面積爲差。 19. (2 10 X 297公漦） (請先閱讀背面之注意事項再填寫本頁)

A7 B7 409212 五、發明説明（17) 本發明係（1 )藉由利用在複數平面中的對稱旋轉因子，及 或者或除了（2)藉由分解旋轉因子來減少在每個媒形元件模 組中所要執行的不同俊、非零、旋轉因子相乘的數目。兩 種技術係連同在圖5中所顯示的旋轉因子向量來討論。 旋轉因子可視爲具有,Τ大小和特殊相位角向量的複數平 面。因此，將向量乘以旋轉因子是等於度相角角的向 f旋轉。f圖5所示，對於根數8蝶形元件模组而言，詨 轉因子f 8、係符合，·1”的純粹實數値β該旋轉因子f ^符 ，"-的純虛數値。該旋轉因子f丨係符合非零‘數二 該旋轉因子象:符合非零的複數値^(一丨〜力。注 意：對稱在和“之間。唯一不同是它們2的實數元素 號訊是不同的。使用該對稱關係，諸如^的相同乘法器 電路可能用來執行’丨和以的非零旋轉因子相乘，而該等 因子的其中之一是需要符號變化。 或者，該旋轉因子f丨可分解如下：f丨卜纩、再 者，該旋轉因子係使用相同的f :乘法器電路8而後8接著 純粹乘法來實現’ #即，=_j ’係使用信號變化及實數 2虛數元素的交換來實現。藉由利用旋轉因子對稱或者藉 著將非零旋轉因予分解成共同的因子，唯一固定係數乘= 器電路的數目會減少’藉此進一步減少較高根數fft處理器 所需的積體電路晶片面積的量d " 因此，在第一具體實施例中的本發明係採用根數8堞形元 件模组，其係使用固定的係數乘法器來執行在每個根數&堞 形元件模組中的非零㈣因子。而且，藉由使用旋轉因$ 20 匕紙沭尺度远州中家標令（) Λ4^格（2丨0X 297公潑） (請先閱讀背面之注意事項再填寫本頁) -----裝-----"丨訂 .屮决ι?:ί,ΆΡ、-τ;β"合：ira. 409212 A7 B7 _ 彡、發明説明（18) ~ ' 對稱或分解，該等非零旋轉因子相乘會使用最小的固定係 數乘法器硬體來執行。如上所述，每個根數8蝶形元件兩 具有旋轉因子，3、,〈、.及昃I的旋轉因子相乘。該旋轉因 子f;乘法並未使用乘法器來執行，因爲它是純粹的，亦 即，-j相乘I係使，信號變化及實數和虚數元素交換來實 現。該等F 8和f丨旋轉因子相乘係使用相同的固定係數乘 法器電路來執行。 圖6係顯示圖4的根數23蝶形元件模组160，其是使用純粹 的乘法和單一固定係數乘法器電路實現。決定在每個旋轉 因子處理級650和660之所顯示的旋轉因子順序，該適當的 元素會换至信號處理路徑。處理級65〇係包括固定的係數乘 法器和純粹的旋轉因子相乘3乘法"Γ，只藉著將在所顯示的 兩節點之間的信號處理路徑而實現。當蝶形元件單元10〇& 的輸出需要乘以非零旋轉因子/严丨的時候，該固定係數乘 法益700會改變成h號處理路徑3此轉變運算可藉著解碼控 制器數目及控制開關，而由同步控制器82〇所產生的時序信 號來控制3處理纟ϋ 660和670係包括純粹乘以在方塊72〇中所 指定的"1 "及-j之轉變信號處理路徑。 旋轉因子f s的一有效的固定係數乘法器實施是在圖7中 顯不。回想= 和坏^ =去(—丨一力。雖然在圖6中的信 號處理路徑係當作信號線顯示，在技藝中的技術能確認資 料序列是包括實數（I )和虚數（Q )元素的複數3因此，圖7 係顯示I和Q信號處理路徑^就優點而言，丨和Q信號乘以 l/i係藉由使用兩固定的係數乘法器800和82〇來實現，其 本紙掁尺度適用中國國家標準（CNS ) A4规格（210X297公楚） ---^---i_------裝------訂 __-------線 (請先閲讀背面之注意事項再填寫本頁} .¾濟部中夹榡隼局男工消費合作社印^ A7 B7 409212 五、發明説明（19) 消耗是相當小於兩動態的乘法器=實數 法器斷相加，而且當實數元素於的減法== 數兀素減去的時候’便會輸出，該相同的乘法器電路是用 於會產生實數元素之符號變化的旋轉因子^ 3乘法。 根數24 FFT處理器示例 本發明的第二較佳實施示例是在圖8顯示。在圖8中的即 時導管FFT處理器1000是根數2 4單—路徑延遲回授（sdf)結 構’其係類似在圖3中所顯示的根數2 3 SDF結構，而除了 FFT運算係基於根數1 6 FFT规則系統，而不是根數8規則系 統以外，N = 4,096點的輸入順序x(n)係輸入至第一根數24 蝶形元件模組1020 =來自每個尺_24(16邛^·模組的輸出是輸 入至模組的1 6點FFT，其中該等頻率元素是以逆位元順序 位元。該輸出係耦合至乘法器π 00，用以與第—旋轉因子 私法器W4。％11 k相乘，其中η是每個η値以逆位元順序而從〇 土 15 ’而k是從0至（40 96/16-1) = 255 =因此，其中大約 1 / 1 6 (256)的4096個旋轉因子數値是儲存在旋轉唯讀記憶體 1120。 該旋轉因子的乘積會以第二根數y蝶形元件模組1〇4〇來 處理’並在乘法器1〗40乘以第二複數因子乘法器w250n*k， 其中η是從〇至]5的逆位元順序，其會重複1 6次，而η和k 的每個數値是從〇至（4096/丨62 -丨）=〗5。這些旋轉因子是儲 存在旋轉唯讀3己憶體1丨60。旋轉因子的乘積會以最後的根 數2 4蝶形元件模組1 060來處理，以產生轉換的順序X ( k) 根數1 6蝶形元件模组1020係包括四個2點FFT堞形元件， -22- 本紙張尺度通用中國國家標準（CNS ) A4規格（210X29?公釐） 1·^--^------裝------訂-------線 - - . (請先閱讀背vg之注意事項再填穿本頁) 經濟部中夬標华局員工消費合作社印製 4092x2 五、發明説明（20) A7 B7 而每個具有單一回授路徑， 』-批士 1220、1240和1260。蝶形天杜七％ 1Λ $子鉻12〇〇、 π Λ / 棱'组1040係包括四個回授封， 益 1_)00、1320、1340和 1360。趙 曰子 堞形兀件楔組ϊ〇6〇係包括阳 回授暫存器1400、1420、1440和〗46η ·· ^ 個 ， 灣和_。孩FFT處理器係根 5 y和仏址產生器〗520所接收的時脈信號15〇〇來操作， 而β位址產生奋係控制每個堞形元件模組及在該模組 每個蝶形元件單元的運算。 圖9A係描述在圖8中所顯示的該等其中之一根數24( 1 6) 蝶形元件單元。如圖所示，四個2點FFT蝶形元件⑽&、 1060b、1060(：和1〇6〇d係彼此耦合在導管3堞形元件單元 1060a係包括儲存8X字元的單一路徑回授暫存器〗46〇，其中 對於堞形元件模組1060而言，x= 1 ;對於堞形元件模纪 1040而言是1 6 :而對於蝶形元件模組丨〇2〇而言是256。堞开； 元件單元1060b係包括4X字元回授暫存器1440。蝶形元件單 元1060c係包括2χ字元回授暫存器1420，而堞形元件單元 1060d係包括X個字元回授暫存器1400。除了四個2點蝶形元 件單元的先入先出（FIFO)回授的不同長度以外，四個2點樣 形元件單元能夠是相同3 根數ί 6蝶形元件需要下列的旋轉因子相乘：f “^ 2、 dl· r :6、d;6、G、和圖系顯“ 複數平面中當作向量的複數因子=籍如下所示將該等根數 I 6旋轉因子分解，該等旋轉园子相乘可簡化爲： # . Μ,，其中 f 。 -23- 本紙張尺度通用中國國家標车（CNS ) Λ4規格（210X297公度） * —- »-1—1 H·_ Iα--J,---裳-- r- f靖先閲碛背面之注意事項再填IT本I) 訂 缘 經濟部中夬標準局員工消費合作社印裝 經滴部中夬標準局員工消費合作枉印製 409212 五'發明説明（21) ，X . π，其巾r 小 d;，r:6« . r:6。 因此，在根數1 6蝶形元件中的某些複數因子、它們本 身、或其所分解的旋轉因子元素只是純梓的乘法’而不未 使用乘法器來實現。此外如圖5所示’ F丨6和象^的實數軸 是對稱，所以f ；；可藉由改變虚數元素的符號而從矿匕產 生。因此，f ^和f =旋轉因子相乘可使用相同的固定係 數乘法器來實現，只有另一固定的係數乘法器是需要用於 貫現f ^和累^的非零旋轉因子相乘。如上所述的，該等兩 旋轉因子相乘可使用單一 f 1乘法器來執行，諸如在圖7中 所顯示乘法器。結果，根數1 6蝶形元件模纽的所有複數因 子乘法可只使用兩固定係數乘法器電路來執行，而該等兩 固定係數乘法器電路係使用諸如符號變化、乘以個體、及 貧數和虛數元素交換的其它乘法/純運算。 請即重新參考圖9 A - 9 C，該等蝶形元件單元I 〇6〇3和 及1 060c和1060d是由1和-j的純粹複數因子乘法所連結3圖 9 B係顯示在參考數字丨600和1680上的該等純粹旋轉因予相 乘。蝶形元件單元1060b和1060c係由兩個非零的旋轉因子來 法器1 620和1 640及一個純粹的旋轉因子乘法器丨66〇所棋合， 圖9 C係顯示該等非零旋轉因子相乘是如何使用固定的係數 乘法器來實現。寧可使用相對的固定係數乘法器來實現根 -24- 本紙張尺度適用中國國家樣準（CNS ) Α4規格（210X 297公釐） ---Λ---^----^------訂------線 ~ - . ~-請先閲讀背面之注意事项再填{"-本頁) A7

40921S 五、發明説明（Μ 數16旋轉因子相乘的每—類型，旋轉因子對稱和分解是用 來將固足的係數乘法器電路減少至只有兩個。 圖1 0係描述有效的實施，其中固定的係數乘法器可轉變 控制來實現非零的旋轉因子相乘β I和Q通道會提供給由同 步控制器所產生的控制信號1880所控制的IQ移位器1720。 該等IQ移位器1720和IQ移位器1820(也由信號1880所控制） 在如果該旋轉因子相乘是便可將I和Q資料傳送通過， 或如果該旋轉因子相乘是J j，便會改變I和Q路徑。來自 IQ移位器1720的I和Q路徑輸出是在相對的固定係數乘法器 1740和1760中處理，以便藉由兩不同的固定數目，a_B和 A + B(A是實數元素，而β是虛數元素）來實現乘法。來自元 素1740和〗760的輸出係根據控制信號而在iq移位器182〇 中處理’而控制信號1880具有提供給加法器184〇和丨860的I 和Q輸出。該等最初輸入I和Q信號也在減法器178〇減去’ 並在固定的係數乘法器〗80乘以虛數元素B s來自元素18〇〇 的輸出會加至I和Q信號，或從該等信號減去，其係決定在 控制信號1880的狀態。因此，在圖t 〇中所顯示的該等相同 二個乘法器1740、1760及1800可用來執行許多非零旋轉因子 F二値的乘算。 本發明的優點疋在圖1 1和1 2中的暫圖所示。圖丨〗係以圖 解表不4,096點資料序列與包括根數2、4、8、及丨6的FFT 根數大’〗、比較的FFT處理器功率消耗。藉由使用根數大於 4，利用旋轉因子對稱及旋轉因子分解，及使用固定的係數 乘法器，本發明可達成非常低的功率消耗，而也將積體電 _____________— -25- { r,\S ) ( 210x 297/^7^ 1· 1 r^l Ji tr - n n n I--1 It »n T I.Γ I ------ : I . ^ . - - (請先閱讀背面之注意事項再填寫本頁) '"-'"'''iy^^-而卩 ni;i於合竹打印，^ 409212 A7 五、發明説明（23)

路面積保持在低消耗D 更明確而言，藉著增加超過根數4的砰丁處 如果始終使用動態的乘法器，功率消耗於根數 1 2 %，於根數1 6可減少5 %。如果只使用動態的乘法器， 根據本發明的第一具體實施例，最小的功率消耗可達成根 數8 FFT處理器。如果只有動態的乘法器是用於根數i6 處理器，功率消耗實際上是會從根數8增加而不會減少。然 而，如果固定的係數乘法器係使用在FFT處理器，而不是動 fe的乘法器，在積體電路面積中的明顯節省和功率消耗便 可達成。根據本發明，如果固定係數乘法器係使用在蝶形 元件模組中，根數16FFT處理器便擁有全部四個所描述根 數的最佳低功率消耗和非常低的面積消耗（只有根數8 fft 處理器具有略低的面積消耗）。 在本發明連同目前所考量的最實際和較佳具體實施例來 描述的時候，可了解到本發明並未局限在所揭示的具體實 施例，而相反地是要使所涵蓋的各種不同修改和類似的配 置是在附件申請專利的精神和範圍内。例如，固定的係數 乘法器、旋轉因子對稱 '及/或旋轉因子分解可採用在具有 蝶形元件單元的FFT處理器，而該等蝶形元件單元具有除了 8或1 6之外的大小。當具體實施例使用導管處理結構的時 候，本發明可提供給其它的FFT處理器結構，例如反覆的結 構，而因此並未局限於特殊的FFT處理器結構。 -26- 木紙床尺度適尺屮阈⑸家桴巧（規格（公釐)~~

Claims (1)

1. 2. 6 409212 A8 BS C8 D8 經濟部中央標隼局員工消贤合作社印裝 申請專利範圍 -種利用最小的積體電路晶片面積所形成的快速傅 轉換（肌）處理器’用以有效率執行低功率快速傅 轉換運算，其係包括： 一或多個非連續的傅立業轉換（DFT)模組，其呈有大 於4的大小，其每個DFT模組係包括用以執行一旋韓 相乘的固定係數乘法器電路， 其中一輸入資料流係由每個DFT模組所處理，以產生 一轉換的輸出資料序列。 如申請專利範圍第1項之FFT處理器，其中該每個DFT模 组的大小是8。 如申請專利範固第i項之FFT處理器，其中該每個dft模 组的大小是1 6。 如申請專利範圍第i項之FFT處理器，其中在每個dft模 组中的旋轉因子相乘係包括非零的乘法和純粹的乘法， 及其中孩非零乘法係使用固定的係數乘法器來執行。 如申請專利範圍第4項之FFT處理器，其中該等純乘法 會執行，而無需乘法器執行運算、產生信號變化、或移 位實數和虛數元素。 如申請專利範圍第4項之FFT處理器，其中該不同的非零 旋轉因子馇襄法係使用相同的固定係數乘法器電路來執 行a 如申請專利範圍第4項之FFT處理器，其中至少一非零旋 轉因子會分解成兩元素旋轉因子，以減少不同的非零旋 轉因子數值的數目。 -27' f紙張尺度適用中國國家標準（CNS ) A4規游（210X297公嫠） f請先閔讀背面之注意事項再填寫本頁) -襄- 、1T 經濟部中央標準局員工消費合作社印製 A8 E8 C8 __AM2 i 2 沉__六、申請專利範圍 8 ‘如申請專利範圍第4項之FFT處理器，其中在至少兩非零 旋轉因子之間的對稱關係是用來減少不同的非零旋轉因 子値的數目。 9 .如申請專利範圍第2項之FFT處理器，其中在每個8點 DFT模組中的所有非零旋轉因子相乘只有使用—固定的 係數乘法器電路來實現。 1 〇 .如申請專利範圍第9項之FFT處理器，其中該一固定係數 乘法器電路係包括：實數和虛數元素乘法器，其是將在 第一加法器中的實數乘法器的輸出加至虛數元素乘法器 的輸出，而實數乘法器輸出會在第二加法器中從虛數& 法器輸出減去。 1 1 .如申請專利範圍第3項之FFT處理器，其中每個1 6點DFT 模组係採用兩固定的係數乘法器電路，以執行所有非雪 旋轉因子相乘。 i 2 _如申請專利範園第1丨項之FFT處理器，其中在每個1 6 % DFT模组中的兩固定係數乘法器電路係包括. -m的㈣乘法器電路，其具有實數和虛數元 素乘法器，而該實數元素乘法器是在第—加法器中與虛 數元素乘法器的輸出相加’而實數元素乘法器是在第二 加法器中從該虚數乘法器輸出減去，及 —第二固定的係數乘法器電路，其具有實數和虚教移 位器，其對於一旋轉因子相乘而言是改變至第一狀賤， 而對於另一旋轉因子相乘而言是改變至第二狀能， 1 3 . —種使用最小的積體電路晶片面積所形成的處理器 -28 - 本紙强尺度適用中國國家標準（CNS ) A4規格（2:0X297公釐） (請先閲讀背面之注意事項再填寫本育) -装_ '1T t 8 S 8 8 ABCD 經濟部中央標準局員工消費合作社印製 來計算快速的傅立葉轉換（FFT)的方法，以有效地執行 能減少功率的快速傅立葉轉換運算，其係包括下列步 構造具多重處理模組的FFT處理器，而該等處理模组 有大小係大於4，而每個處理係包括一用以執行一旋 轉因子相乘的固定係數乘法器，以及 在每個處理模組中處理一輸入資料流，以產生—轉換 的輪出資料序列， 1 4 .如申請專利範圍第】3項之方法，其中該每個處理模組的 大小是8。 1 5 ‘如申請專利範圍第1 3項之方法，其中該每個處理模组的 大小是1 6。 1 6 ·如申請專利範圍第1 3項之方法，還包括： 將在每個處理模组中的旋轉因子相乘分成非零乘法和 純梓乘法，及 使用一或多個固定係數乘法器來執行非零乘法。 17.如申請專利範圍第16項之方法，其中該等純粹的乘法會 執行’而痕法器並不會執行„、符號變更、或改變實 數和虚數元素。 1 8 -如申請專利範園第1 6項之方法，還包括. 執行在每Μ處ϋ模組中的不同非零旋轉因子數値乘 法’其係U符合每個；Γ'同的非零旋轉因子數値乘法的 固定係數袭法器電路來執行。 1 9 如申請專利範圍第1 6項之方法，還包括. 本纸浪尺度適用中國國家標準（CNS ) Α4規格（ L *--.丄---*---装------訂-------^- *-- . (請先閲讀背面之注意事項再填寫本頁) -29- 409212 ABCD 經濟部中央標準局員工消費合作社印製 申請專利範圍 執行在每個處理模組中的不同非零旋轉因子數値乘 法，其係使用相同的固定係數乘法器電路來執行。 2 0 .如申請專利範圍第1 6項之方法，還包括： 將至少一非零旋轉因子分解成兩元素旋轉因子，以減 少不同非零俊的數目0 2 1 ‘如申凊專利II圍第1 6項之方法’還包括： 使用在至少兩非零旋轉因子之間的對稱關，以減少不 同的非旋轉因子値的數目。 22.如申請專利範圍第14項之方法，還包括： 實現在每個8點處理模組中的所有非零複數因子乘 法，其係使用一固定的係數乘法器電路來執行在每個8 點處理模組屮的所有非零複數因子乘法。 M·如2請專利範圍第15项之方法，還包括： 實：在每個16點處理模經中的所有非零複數因子乘 = 兩固定的係數乘法器電路來執行在每個16 點處理棍级中的所有非零複數因子乘法。 24-—種藉由使ft]最小的猗 mm、」 積所形成的快速傅 立有效地執行低功率快速傅 组續的傅立葉轉換(DFT)模組，每個贿模 ' 1 波此耦合的2點蝶形元件單元，以及 一或多饲碇轉因子乘法器，其係 戬- 和叫彳更用連結兩個2 ...蝶/ Γ平70的固定係數乘法器電路來實施， 其中一翰人資枓流係由三個蝶形元件單元所處理，以 ---------- 2Q 本纸張 .—-I I r--·, I -襄__ (請先閨讀背Vg之注意事項再填寫本頁) 訂 --- ^^1 I- I i ! - - -II A8 B8 C8 D8 409212 π、申請專利範圍 產生一轉換的輸出資料序列。 2 5，如申請專利範園第24項之FFT處理器，其中該fFT處理 器是與位在每個堞形元件單元之間的導管暫存器做導管 處理，而每個2點蝶形元件單元係包括其輸出和輸入之 間的回授路徑。 26·如申請專利範圍第25項之FFT處理器，其中該回授路徑 是單一延遲回授路徑，而其中每個DFT模組係包括三個 回授暫存杰，而每個係符合不同大小回授順序。 27. 如申請專利範圍第26項之FFT處理器，其中該等DF 丁模 组係藉著動態的乘法器而連接至旋轉因子記憶體，以致 於在毗連的DFT模組中處理之前，來自該等其中之一碟 形元件模纽的輸出會與來自動態乘法器之旋轉因子記憶 體中所取回的旋轉因子做乘算。 28. 如申請專利範圍第24項之FFT處理器，其中該純粹的旋 轉因子相乘會執行，而不使用乘法器電路。 2 9 .如申請專利範圍第2 8項之fFT處理器，其中該等純粹的 旋轉因子相乘會執行，而沒有運算、符號變化運算、或 實數和虚數元素交換運算。 3 〇·如申請專利範圍第24項之FFT處理器，其中該固定的係 數乘法器電路係包括實數和虛數元素乘法器，其實數乘 法器的知A疋在第一加法器與虛數乘法器的輸出做加 算’而實數輸出會在第二加法器從該虚數輸出減去。 3 1 .如申請專利範圍第24項之FFT處理器，其中該相同的固 定係數乘法器電路是用來執行在每個DFT模组中所要埶 -31 - 本紙張尺度適用中国國家標準（CNS ) A4規格（210X297公嫠） (請先聞讀背面之注意事項再填寫本頁) 'Vo ,1 -濟部中央標隼局員工消費合作枉印製 A8 B8 C8 D8 六 40921； 申請專利範圍 行之所有非零旋轉因子相乘。 3 2 . —種使用最小的積體電路晶片面積所形成的快速傅立葉 轉換（FFT)處理，用以有效地執行低功率快速傅立葉轉 換運算，其包括： 一或多個非連續傅立葉轉換（DFT)模组，每個DFT模組 具有彼此耦合的四個2點蝶形元件單元，以及 一或多個旋轉因子乘法器，其係使用一連結至少兩個 2點堞形元件單元的固定係數乘法器電路來實施， 其中一輸入資料流係由三個蝶形元件單元所處理，以 產生一轉換的輸出資料序列。 3 3 ‘如申請專利範圍第3 2項之FFT處理器，其中該fft處理 器是與位在每個堞形元件單元之間導管暫存器做導管處 理，而每洁2點蝶形元件單元係包括在其輸出和輸入之 間的回授路徑a 34_如申請專利範圍第33项之FFT處理器，其中該回授是單 一延遲回授路徑，而其中每個DFT模组係包括四個回授 暫存器’每個係符合於不同大小的回應順序。 3 5.如申請專利範圍第32項之FFT處理器，其中該純粹的旋 轉因子相歲會執行，而不使用乘法器電路a 36. 如中請專刊範圍第35项之FFT處理器，其中該等純粹的 旋轉因子相乘會執行，而不運算、符號變化運算、或實 數和ϋ數丄素父換;運算。 ’ 37. 如申請專刮範園第3^gtFFT處理器，其中該第—固定 係數乘法器電路係包括第—實數和虛數元素乘法器，其 -32- 表錄尺度顏巾n财辟（ ---；—„—；-----夂------.訂——-----·! (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 409212 申請專利範圍 AS B8 C8 D8 經濟部中央標準局員工消費合作社印製 :他實ί乘法器的輸出是在第一加法器與第-虛數乘法 加具’而實數乘法器是在第二加法器中從虚數乘法 存輸出減去3 38.如申請專利範圍第37項之FFT處理器，其中該第二固定 係數乘法器電路係包括實數和虛數元素移位器，對於一 旋轉因子相乘而言，該等移位器會改變成第一狀態，而 對於另—旋轉因子相乘而纟，會改變成第二狀能。 Μ.=申請專利範圍第S8項之FFT處理器，其中該第—和 第二固定乘法器電路是用來執行在每個1)打模組中所要 執行的所有非零旋轉因子相乘3 4〇.-種藉由;最小的積體電路晶片面積所形成之H 處理器來計算一快速傅立葉轉換（FFT)之方法，以便使 用降低的功率來有效執行快速的傅立葉轉換運算，其包 括下列步瑕： 一 、構成具有一或多個處理模組的FFT處理器，每個處理 模組實私波此镇合在導官上的三個2點蝶形元件單元， 以及由一因定係數乘法器電路所連结之至少兩個蝶形元 件單元： ' 和一輪贪料流施加給該等三個堞形元件單元中的— 第一輸入，並處理該輸人資料流； 在該等三個蝶形元件單元中的第二個中處理該第—堞 形元件單元的一輸出：以及 在該等三個蝶形元件單元的第三個中處理該第二 元件單元的一輸出，以產生一輸出資料序列α 33 本紙張尺度適用中國國家標準（CNS ) Α·4规格（210X297公釐） — — In—---1------·*1Τ—;-----% (請先閲讀背面之注意事項再填寫本頁) 409212 A8 B8 C8 D8 經濟部中央標隼局員工消费合作社印製 申請專利範圍 4 1 .如申請專利範圍第4 〇項之方法，還包括： 使用相同的固定係數乘法器電路來執行不同的非零旋 轉因子相乘3 4 2 .如申请專利範圍第4〗項之方法，其中每個處理模組的所 有非零旋轉因子相乘會使用該固定的係數乘法器電路來 執行a 43 —種係耠由使用最小的積體電路晶片面積所形成的一 FFT處理器來計算一快速傅立葉轉換(FFT)之方法，以便 使用降低的功率來有故執行快速的傅立葉轉換運算，其 包括下列步驟： " *使用一或多個處理模组來構成FFT處理器，每個處理 模組具彼此耦合在導管的四個2點蝶形元件單元，而至 少兩個2點碟形元件里亓0氺 , κ /凡仵單几疋由—固足係數乘法器電路 連結； 〆將料流施加给該等四個蝶形元件單元其中— 第一個的翰入，並處理該輸入資料流： ' 處理該等四個堞形声件s β ……、件早兀之第二個中的該第-蝶形 兀件早7L的輸出； V 處理該等四個堞形元件單元之第三個 元件單元的輸出；以& ’ 蝶形 該等四個蝶形元件單元之第四個中的該第二蝶米 兀件半W命出，以產生-輸出資科序列。 ’ 4 4.如申請專利範園第43項之方法，還包括 使用相同的固定係數乘法器電路來執行不同的非” ----U---^----i 艮------.、可 I ,,-----飞 (請先閣讀背面之注意事項再填寫本頁) -34- A8 B8 _^〇92ί2 品_ 六、申請專利範圍 法。 4 5 .如申請專利範圍第4 3項之方法，其中每個處理模組的該 等所有非零旋轉因子相乘會使用兩固定的係數乘法器電 路來執行， !— -卜丨l·---茛------.訂— ：-----嚷 (請先閲讀背面之注意事項再填寫本I) 經濟部中央標牟局員工消f合作社印衮 -35- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29?公釐）