TW399303B - Fabrication method of CMOS device - Google Patents

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TW399303B TW086108266A TW86108266A TW399303B TW 399303 B TW399303 B TW 399303B TW 086108266 A TW086108266 A TW 086108266A TW 86108266 A TW86108266 A TW 86108266A TW 399303 B TW399303 B TW 399303B
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Description

丨拟年，/月: 五、發明説明（
17 18 19 C纯物區24:臨界電壓調整不純物區 第二聚矽層 第3圖： 31 :基座 33 . p刑 32:光致抗蝕層圖型 .型埂入層 <較佳具體實施例之詳細描述> 下：兹參斯輸爾恢崎_細描述如 如第2A.圖所示，第—氧化層12 成於P型半導體基座u上。 /、罘聚矽層13依序形 第-光罩圖型】4形成於第一聚梦層π 充0rit此區。於此第一氧化層12舆 圖型
物離子佈植於基座子方式將㈣不純 純物區15。其次_不純物離子N 不纯物離子’ ^ 不·纟_ 15者。然後翁ΐ 皮物離子，祕是ρ.離子再佈植於基座1】内，因而开^ A7 B7 經濟部中央標準局負工消費合作社印装 五、發明説明（.) <發明之範圍> 本發明係有關於CMOS元件之製造方法，尤特關於一 種具有侧面隔離的埋入佈植層（BILLI)結構而能有效防止閂 鎖的CMOS元件的製造方法。 <發明之背景> CMOS元件具有一n通道MOS(NMOS)電晶體與一 P通 道MOS(PMOS)電晶體。NMOS電晶體與PMOS電晶體的 汲極乃互相連接者，而電晶體則依照施加於每一閘極的電 壓選擇性的動作。由於施加於其供應端的直流電壓較小， CM0S元件的電力消耗較單一元件例如NMOS或PMOS電 晶體為小，此乃其優點。因此CMOS可應用於低電力器 件，亦可應用於高速及高積算型器件。 、，在CMOS元件巾，NM〇S|^PM〇s電晶體係形成於一 =導體基座之上而成為寄生的雙载子電晶體。這些寄生的 雙载子電晶體在CMOS元件動作時引起關現象，在最糟 的情?下_的，果造成永久性的損傷或陷料能動作。 是以茲揭示一BILLI結構，其目的在防止傳統型 CMOS常發生的閂鎖現象。 兹參照第1A至1C圖，用來描述一具有BILU結構的 CMOS的製造方法。 如第1A圖所示，第—光罩圖型2形成於一p型半導體基 ^1 ’以曝露-區域供以後於此區域形成—pM〇s。一n 島狀之方式形成於基座1内，係藉 第一先罩圖型2以離子佈植所成者。為用於pM〇s的一穿孔 . , J n. 1^11 ml- UK ^^^1 n ^ 1^1 m ^^^1 m m^i (請先閱讀背面之注意事項再填寫本頁) 本紙法尺度適用中國國家樣率 (CNS ) A4規格（210 x297公釐 五、發明説明（ A7 B7
經濟部中央揉孪局1K工消費合作社印裝 馬狀的一臨介1：壓調螯不純物區1: WTi)y5TrMUS， 界電壓調整不純物區17乃配置於穿孔停止不純物區/、臨 上。 .a 6之 如第2C圖所示，第二氧化層18與第二聚矽層19依 成於第2B圖之結構上，於此一氮化層可用以代替第二取石广 層 19 〇 κ ^ 如第2D圖所示，第二聚矽層19與第二氧化層18 異性的以如氈式蝕刻，以曝露第一聚矽層13，其中隔二 20係由第：氧化層18與第二聚補19在第—氧化層12^ 二聚發層13之ifj壁形成。加之，雌壁2()具魏坡。= ΪίίίΓ，型不純物離子，最好是8離子，以相當高的能 量佈植於基則’而係使用第_氧化層12， ： 蝴鱗子用縣，_可軸高度集^ 島狀PS埋入層21。於此，如第？ 之形成方式為-部分21A配置於_ 土 =層21 分21B的p型埋入層2丨 、°下，而另一部 具有一階Π n層甘;置成相等的深度’以求與第-部分 層12與第聚梦層子佈植用光罩的第-氧化 壁20具有緩和的坡度，位二=離子佈植用光罩的隔離 的中間部分具有坡度而達接上揭；^下面的々肋 如此使得？型埋人層^ ^里人層2丨的兩部为， 在。由是P型埋入層21環植N 無2隙或分裂點的存 側邊，其* N _純無ϊ5; p =健〗5賴至於成部與 開。因此問鎖現象乃得有效防I埋入層21乃配置成互相分
(請先閱讀背面之注意事項再本XI -f I . :衣—--：---訂----- 本纸佚尺度ϋ用 A4規格 (210X297^5" .- 11 B7 '發明説明（ ^止不純物區4以—島狀之方式形成於基座⑼，其深度淺 牌不純物區3者。—用於pM〇_臨界電壓調整不純物 區5以近於島狀的方式形成於基座1的表面 用於PMOS的穿孔停止不純物區4。 赚 如同第1B圖所説明者，—高度聚集的p型埋入層6以一 島狀的方式藉較高能量.位準的離子佈植深入形成於基座^ f在此P型埋人層6具有6a與61?兩部分，其中p型埋入層 第一部分6b具有與第一部分6&的階段型差異相等於第一光 罩圖型2之厚度，P型埋人層6紐段型差異乃在離子佈植 期間使用第-光罩圖型2所造成者。在器件動 作時其作用如同隋，而腾則與Plf分離，藉以避免 CMOS元件的閂鎖。 & 如第1C圖之説明，第-光罩圖型2已被移出，第二光 罩圖型7繼而形成於基座】上，以曝露區域，倣為以後 NMOS之形成處。為伽M〇s用之一穿孔停止不純物區啤 -臨界電翻整不純物區9依順序藉第二光罩圖型7用離^ 佈植以島狀之方式形成於基座丨内。然後第二光罩圖型7被 移去(未標示），而CMOS元件乃依傳統的後續過程製 成。 凡 經濟部中央梂準局貝工消費合作社印笨 在上揭描述的具有BILLI結構的〇^〇8元件中， 光罩圖型2具有險崚的垂直邊界面對齊垂直於基座。在此 生一缺點，亦即第一光罩圖型的邊界面對在使用上揭— 光罩圖型2做離子佈植期間形成ρ型埋入層6有負面影響，ρ 型埋入層6被分割而形成分離的兩島區，如第⑺與丨匸圖所 本紙掁尺度適用中國國家標準（CNS ) Α4現格（210 X 297公釐） 五、發明説明（ 經濟部中央梯準局更工消費合作社印製 A7 B7 示者，正相反於所希望的連_成，如點線所示者。結 果然無法達成連績形成，此情形下實難以避免閃鎖現 象之產生。 <發明之總論> 由是，本發明的-目的為提供—種能夠有效防止問鎖 現象的CMOS元件的製造方法。 本發明之其他特微與優點將於下文描述，其中一部分 經閲讀説明卿可鶴，或縣發明付之實細得領悟。 本發明之目的與其他優點將參照附断舰且經特別指出 之構造及申請專利事項而可明瞭。 依照本發_目的，為了要達成這些伽，如在下揭 實施例的廣泛描述，本發明之具有亂以結構的⑽⑽元 件製造方法中包含的麵有.·在既定㈣型半導體基座上 形成:光罩_，以_ —輯，藉供—具有與該基座相 同傳導型的MQS電晶體在此形成，該光罩_具有缓坡度 的垂直邊界面；且藉佈植不純物離子於基座_透過光罩 圖型，來形成-島狀_埋人層，該不純離子 型與基座者相同。 '㈣得導 在此實施例中，禪入層係連績形成於光罩圖型垂直邊 界面之下方。 所須聲明者，上揭之-般描述與下文中之詳細描述乃 舉例説明而已，且為申請專利範圍項目提供更進一步的解 説者。 <圖示之簡單説明> 尺度通用中國國家梯準（CNS ) A4規格（2丨0X297公釐 (請先閲請背面之注意事項再填寫本頁}
A7 B7 五 經濟部中央梂準局負工消費合作社印製 、發明説明（ 所附圖示可有助於更進一步明瞭本發明，而成為本説 明書的一部分。本發明具體的實施例連同其描述將有助於 本發明原理之闞釋，附圖為： 第1A至1C圖為説明傳統式具有bILLI結構的CMOS元 件製造過程的剖面圖； 第2 A至2E圖為説明本發明之具有BILLI結構的CM〇s 元件在一實施例中製造過程的剖面圖；及 第3圖為説明本發明之具有BILU結構的(：]^〇5元件在 另一實施例中之剖面圖。 <圖式中元件名稱與符號對照> 第1A至1C圖： (锖先閲讀背面之注意事項再填寫本頁) 1^1 m. · I : P型半導體基座 2:第一光罩圖型 3 : N阱不純物區 4:穷孔停止不純物區 5:臨界電壓調整不純物區 6 : P型埋入層 第2A至2E圖〆 II : P型半導體基崔 12 :第一氧化層 13 :第一聚衫層 14 ··第一光罩圖型 15 : N阱不純物區 16 :穿孔停止不純物區 6a : P型埋入層第一部份 6b : P型埋入層第二部份 7:第二光罩圖型 8:穿孔停止不純物區 9:臨界電壓調整不純物區 20 :隔離壁 21 : P型埋入層 21A : P型埋入層第—部份 21B : P型埋入層第二部份 22 ··第二光罩圖型 23 ： 穿孔停止不純物區 訂 本紙乐尺度適用中國固家樣华（CNS ) A4規格（210X297公釐） 丨拟年，/月: 五、發明説明（
17 18 19 C纯物區24:臨界電壓調整不純物區 第二聚矽層 第3圖： 31 :基座 33 . p刑 32:光致抗蝕層圖型 .型埂入層 <較佳具體實施例之詳細描述> 下：兹參斯輸爾恢崎_細描述如 如第2A.圖所示，第—氧化層12 成於P型半導體基座u上。 /、罘聚矽層13依序形 第-光罩圖型】4形成於第一聚梦層π 充0rit此區。於此第一氧化層12舆 圖型
物離子佈植於基座子方式將㈣不純 純物區15。其次_不純物離子N 不纯物離子’ ^ 不·纟_ 15者。然後翁ΐ 皮物離子，祕是ρ.離子再佈植於基座1】内，因而开^ 五、發明説明（ A7 B7
經濟部中央揉孪局1K工消費合作社印裝 馬狀的一臨介1：壓調螯不純物區1: WTi)y5TrMUS， 界電壓調整不純物區17乃配置於穿孔停止不純物區/、臨 上。 .a 6之 如第2C圖所示，第二氧化層18與第二聚矽層19依 成於第2B圖之結構上，於此一氮化層可用以代替第二取石广 層 19 〇 κ ^ 如第2D圖所示，第二聚矽層19與第二氧化層18 異性的以如氈式蝕刻，以曝露第一聚矽層13，其中隔二 20係由第：氧化層18與第二聚補19在第—氧化層12^ 二聚發層13之ifj壁形成。加之，雌壁2()具魏坡。= ΪίίίΓ，型不純物離子，最好是8離子，以相當高的能 量佈植於基則’而係使用第_氧化層12， ： 蝴鱗子用縣，_可軸高度集^ 島狀PS埋入層21。於此，如第？ 之形成方式為-部分21A配置於_ 土 =層21 分21B的p型埋入層2丨 、°下，而另一部 具有一階Π n層甘;置成相等的深度’以求與第-部分 層12與第聚梦層子佈植用光罩的第-氧化 壁20具有緩和的坡度，位二=離子佈植用光罩的隔離 的中間部分具有坡度而達接上揭；^下面的々肋 如此使得？型埋人層^ ^里人層2丨的兩部为， 在。由是P型埋入層21環植N 無2隙或分裂點的存 側邊，其* N _純無ϊ5; p =健〗5賴至於成部與 開。因此問鎖現象乃得有效防I埋入層21乃配置成互相分
(請先閱讀背面之注意事項再本XI -f I . :衣—--：---訂----- 本纸佚尺度ϋ用 A4規格 (210X297^5" .- 11
如第2E圖所示’第—氧化層12，第一㈣層13及隔離 壁20 ’其形麟子佈植用光罩者已被移去。於是第二光罩 圖型22乃形咸於基座U上以曝露一區之形成。用 於NMOS的一穿孔停止不純物區23乃以島狀形成於基座j ^ 内，係藉第：光罩g型22以離子佈植方式形成者。於此穿 孔停止不純物區23乃配置於高度集中的p型埋入層21之 上，其沭度淺於P型埋入層21者。其次，用於\河〇§的一 臨界電壓·不純倾24以島狀驗基座u的表面形成， 而配置於穿孔停止不純物區23之上。然後，移去第二光罩 圖型22(未標示），完成後績的過程形成PMOS與NMOS電 晶體，而藉此製造一CMOS電晶體。 〇高度集中的P型埋入層的BILLI結構可先於N阱不純物 區，用於PMOS的穿孔停止不純物區及用於PM〇s的臨 電壓調整不純物區而形成。 再者，在上揭本發明之實施例中，在形成埋入層時所 1離子佈植用鮮圖型，係藉由氧化層與_層所成的分 隔壁形成具有缓和坡度的垂直邊界。此光罩圖型可以下揭 之另一替代方法來形成。 經濟部中央梯準局貝工消費合作社印製 (請先聞讀背面之注意事項再填寫本頁)
-、1T 第3圖為説明本發明之具有3比]11結構的〇^〇8元件在 另實施例中之剖面圖。於此一離子佈植光罩圖型形成一 二有垂直邊界的光致抗蝕層，其缓和的坡度係以加熱過程 造成者。 '如第3圖所示，光致抗蝕層圖型32係以光蝕刻過程加 以P型半導體基座31之上以曝露一區供PMOS之形成。然後
‘五、發明説明（ A7 B7 成Γ光致抗_圖型32，使其垂直侧邊界具 有Μ口的坡度。加熱過程以1α『 内，Γ此藉向能量的離子佈植深入佈植於基座31得形成於基座31内。 直邊界面下方形成坡度。 光罩==2明描述形_ILLI結構時，離子佈植用 界面乃軸具有缓和的坡度，而由此離 、、^沿缓和的垂直邊界面在光罩_垂直邊界面之 下万連績形成埋人層，此Ρ魏人層環繞而形成至其底 部與侧部，而晴與？型埋人層値置成互相分開。由 =現象之發生得以有效防止，因而可以改善cm〇s元件的 *1 J 1·^· 所須聲明者，該等熟習於此方面技藝之人士或可對本 發明之CMOS元件之製造方法做各種修改與變更，但 脱離本發明之精神範_。目此本發明脑歸些脱離不出 附錄之申請專利範圍及其同等事項之修改與變更。 (請先聞讀背面之注意事項再填寫本I〕 -訂 經濟部中央標準局貝工消費合作社印製 本纸乐XJt適财關家鄉（CNS ) A4規格（21GX297公楚

Claims (1)

  1. 39930^
    (請先閲讀背面之注$項再填寫本頁) 式透過該光罩圖型佈植離子於該基座内， 理入層，該不純物離子具有的傳導型繼 2. Ϊ2專利範團第1項所述之⑽吻造方法，其中 者二入層係在該光罩圖型的垂直邊界面下方連績形成 訂 3. =專利範圍第1項所述之CMOS之製造方法，其中 所述光罩圖型的形成步驟包括： 、 在f座上依序形成第一層與第二層； 及第二層圖型化，以曝露—區予M0S電晶體形成 經濟部中央標準局βς工消費合作社印製 依序形成與第-層具有相同材質的第三層，及 具有相同材質的第四層於該基座上；及 " 三與第四層’形成由第三與第四層所造成 與第二層的侧壁上，該隔離壁形成光罩 圖土的具有緩和坡度的垂直邊界面。 4·如申，專利範圍第3項所述之CMOS之製造方法，其中 所述第-層為氧化層，而第二層為聚石夕層。 '
    3993G2 « - _ L)〇 六、申請專利範圍 5_如申請專利範圍第3項所述之cmos之製造方法，其中 所述第一層為氧化層，而第二層為氮化層。 6·如申請專利範圍第χ項所述之cmos之製造方法，其中 形成該光罩圖型的步驟包括： 形成一光致抗蝕層於該基座上 將該光致抗蝕層圖型化，以曝露一區予MOS電晶體形成 於此；及 將已圖型化的光致抗餘層施以加熱過程，以形成該光致 抗餘層的具有缓和坡度的一垂直邊界面。 7.如申請專利範圍第6項所述之CMOS之製造方法，其中 所述加熱過程係在l〇〇°C〜20CTC溫度下完成者。 (請先聞讀背面之注$¾再填寫本Ϊ) 訂 經濟部中央揉準局貝工消费合作社印$» 12 本紙張尺度逋用中國國家梯¥( CNS ) A4规格（210X297公釐)
TW086108266A 1996-06-29 1997-06-14 Fabrication method of CMOS device TW399303B (en)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100290884B1 (ko) * 1998-05-04 2001-07-12 김영환 반도체소자및그제조방법
US6211023B1 (en) * 1998-11-12 2001-04-03 United Microelectronics Corp. Method for fabricating a metal-oxide semiconductor transistor
DE69833743T2 (de) 1998-12-09 2006-11-09 Stmicroelectronics S.R.L., Agrate Brianza Herstellungmethode einer integrierte Randstruktur für Hochspannung-Halbleiteranordnungen
KR100275962B1 (ko) * 1998-12-30 2001-02-01 김영환 반도체장치 및 그의 제조방법_
US6333532B1 (en) * 1999-07-16 2001-12-25 International Business Machines Corporation Patterned SOI regions in semiconductor chips
JP4540438B2 (ja) * 2004-09-27 2010-09-08 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7666721B2 (en) * 2006-03-15 2010-02-23 International Business Machines Corporation SOI substrates and SOI devices, and methods for forming the same
US8154078B2 (en) * 2010-02-17 2012-04-10 Vanguard International Semiconductor Corporation Semiconductor structure and fabrication method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4810664A (en) * 1986-08-14 1989-03-07 Hewlett-Packard Company Method for making patterned implanted buried oxide transistors and structures
EP0794575A3 (en) * 1987-10-08 1998-04-01 Matsushita Electric Industrial Co., Ltd. Structure and method of manufacture for CMOS semiconductor device against latch-up effect
US5292671A (en) * 1987-10-08 1994-03-08 Matsushita Electric Industrial, Co., Ltd. Method of manufacture for semiconductor device by forming deep and shallow regions
JPH0626219B2 (ja) * 1987-11-05 1994-04-06 シャープ株式会社 イオン注入方法
NL8802219A (nl) * 1988-09-09 1990-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting met een siliciumlichaam waarin door ionenimplantaties halfgeleidergebieden worden gevormd.
US5501993A (en) * 1994-11-22 1996-03-26 Genus, Inc. Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation

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