A7 --------- - B7 五'發明説明（！） '—~. 發明所屬技術領域 本發明係關於一種内藏有DRAM之邏輯半導體積 體電路裝置，將動態隨機存取記憶體（以下稱為dram) 組入例如利用邏輯電路構成之具有依據稱為巨單元之功 能方塊構成之專用功能之半導體積體電路。 習知技術 近年來，隨著半導體積體電路裝置之大規模化，提 議各種半導體積體電路裝置。 尤其，融合了尚谷量記憶體和邏輯電路之半導體積 體電路裝置，具體而言，將DRAM和邏輯電路裝載在J 個晶元後用匯流排連接其間並可高速處理大量資料之内 藏有DRAM之邏輯半導體積體電路裝置受到注目。 這種内藏有DRAM之邏輯半導髅積體電路裝置一 般分為DRAM部分和邏輯電路部分，在丨片半導體基板 形成後，只是用匯流排連接DRAM部分和邏輯電路部 分。 發明要解決之課題 可是，像這樣將DRAM部分和邏輯電路部分完全 分開佈置後形成的，受到DRAM部分之配置、大小（記 憶體容量）限制’缺乏佈置之自由度，不易變更晶元之 尺寸。 又’變更來自DRAM部分之輸出資料之位元數， 即變更匯流排寬之情況，因需要變更、修正DRAM部分 之内部電路，變更所需時間很長。 本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） ----------1------IT------ (誚先閱讀背面之注意事項再楨$?本頁j A7 B7 五、發明説明（2 ) 本發明係鑑於上述之問題點而提議的，其目的在於 得到佈置之自由度高之内藏有DRAM之邏輯半導體積體 電路裝置。 第2個目的在於得到晶元尺寸不太受到DRAM部 分之大小（記憶體容量）影響之内藏有DRAM之邏輯半 導體積體電路裝置。 第3個目的在於得到要變更來自DRAM部分之輸 出資料之位元數也可容易變更、修正而且變更所需時間 短之内藏有DRAM之邏輯半導體積體電路裝置。 解決課題之手段 第1項發明之内藏有DRAM之邏輯半導體積體電 路裝置，在半導體基板之DRAM形成區域形成具有複數 記憶體單元、複數字元線、複數位元線對、複數感測放 大器以及複數閘裝置之記憶體單元陣列，在半導體基板 之邏輯形成區域形成在將在記憶體單元陣列之記憶體單 元再新時輸出用以自複數字元線選擇指定之字元線之再 新時字元線選擇信號之再新計數器，在半導體基板之邏 輯形成區域形成用以收發按照在該輸出入線傳送之資料 之資料之輸出入緩衝器，在半導體基板之邏輯形成區域 形成反相器電路、AND電路、OR電路、NAND電路、 NOR電路以及正反器電路等邏輯電路。 第2項發明之内藏有DRAM之邏輯半導體積體電 路裝置，係對於第1項發明再在半導體基板之邏輯形成 區域形成利用在輸出用以自複數字元線選擇指定之字元 本紙張尺度適/彳]中國國家標準（CNS ) A4規格（210X297公釐） ---------A------11------ *| .< ί. (誚先閱讀背面之注意事項再硪寫本頁) A7 ----- -- B7 五、發明説明（3 ) 線之字元線選擇信號之列解碼器之邏輯電路構成之電 路，在半導體基板之邏輯形成區域形成利用在向間裝置 輸出用以自複數位元線對選擇指定之位元線對之位元線 對選擇信號之行解碼器之邏輯電路構成之電路。 第3項發明之内藏有DRAM之邏輯半導體積體電 路裳置’係對於帛1項發明，列解碼器還具有正常用及 備用解碼電路或/及行解碼器還具有正常用及備用解碼電 路，在半導體基板之邏輯形成區域形成由邏輯電路構成 之正常用及備用解碼電路，在半導體基板之DRAM形成 區域形成向正常用及備用解碼電路輸出置換信號救濟電 路。 第4項發明之内藏有DRAM之邏輯半導體積體電 路裝置，在半導體基板之DRAM形成區域形成具有複數 s己憶體單元、複數字元線、複數位元線對、複數感測放 大器以及複數閘裝置之記憶體單元陣列，在半導體基板 之邏輯形成區域形成利用在向閘裝置輸出用以自複數位 元線對選擇指定之位元線對之位元線對選擇信號之行解 碼器之邏輯電路構成之電路，在半導體基板之邏輯形成 區域形成用以收發按照在該輸出入線傳送之資料之資料 之輸出入緩衝器，在半導體基板之邏輯形成區域形成反 相器電路、AND電路、OR電路、NAND電路、NOR電 路以及正反器電路等邏輯電路。 發明之實施例 本紙張尺度適用中國國家標準（CNS) A4規格（210x297公釐） (誚先閲讀背面之注意事項再Μ寫本頁) 訂 A7 B7 • I I I _ II — — — 五、發明说明Q ) ' ~ 實施例1 圖1至圖12係表示本發明之實施例1之圖。 、、圖1係表示在實施例1之内藏有DRAM之邏輯半 導體積體電路裝置，例如構成硬碟控制器（控制硬碟片 之讀寫）之半導體積體電路裝置之整體構造圖。 在圖1，1係包括具有邏輯形成區域（隨機邏輯形 成區域）4及DRAM形成區域（記憶體形成區域）之中 央區域2和周邊區域（1/0緩衝器區域）3之半導體基板。 沿著列方向（圖上左右方向）配置隨機邏輯形成區域4 和記憶體形成區域5。 隨機邏輯形成區域4在本實施例係利用ECA (Embedded Cell Array)方式或單元基礎（CeU Base)方 式配置將反相器電路、AND電路、0R電路、NAND電 路、NOR電路以及正反器電路等邏輯電路稱為巨單元之 功能方塊之區域。因此，在隨機邏輯形成區域4之全面 一般如周知之ECA方式或單元基礎方式般舖滿卩型M〇s 電晶體之閘極和N型MOS電晶體之閘極。 6a至6d各自係在該半導體基板丨之記憶體形成區 域5形成之構成記憶體單元陣列之第1至第4記情體單 元陣列分割部，在本實施例1表示將1Mbit之記憶體單 疋陣列4分割。第1及第2記憶體單元陣列分割部6a、 6b在該記憶體形成區域5之圖示上側沿著列方向配置。 第3及第4記憶體單元陣列分割部6c、6d在該記憶體形 成£域5之圖示下側沿著列方向配置。第1及第2記憶 本纸張尺度通用中國國家標率（CNS ) Λ4規格（210X297公釐） ----------Λ------訂------線 (誚先閱讀背面之注意事項再填寫本頁) 五 ^浐部·^^'^n 消灸合 0.^印 t 發明説明（5 陣列分割部6a、6b和第3及第4記憶體單元陣列 : C、6d在該記憶體形成區域5沿著行方向（圖示 下方向）配置。各記憶體單元陣列分割部—a構成 作為百萬儲存單位之方塊，在對該半導體基板丨之佈置 上以百萬儲存單位處理。 關於各記憶體單元陣列分割部6a〜6d，在後面將使 用圖2及圖3詳述’具有正常用記憶體單元陣列部而 該正常用記憶體單元陣列部包括配置成複數列複數行 (在本實施例i為1〇24列、256行）並各自由i個電晶 體和1個電容構成之複數記憶體單元、配設錢數列並 各自和在對應之列配設之複數記憶體單元連接之複數字 疋線、配設成複數行並各自和在對應之行配設之複數記 憶體單7L連接之複數位元線對、配設成複數行並各自和 在對應之行配設之位元線對連接之複數感測放大器以及 配設成複數行並各自接在配設於對應之行之位元線對和 規定之輸出入線之間之複數閘裝置。 該正常用記憶體單元陣列部在本實施例丨分割成各 自由1024列、32行構成之8個記憶體方塊。該輸出入 線在本實施例1係32條。此外，在本實施例1，將32 條輸出入線總稱輸出入（I/O )匯流排7a〜7d。 又’關於各記憶體單元陣列分割部6a〜6d，在後面 將使用囷2及圖3詳述’除了正常用記憶體單元陣列部 以外，還具有列側記憶體單元陣列部及行側備用記憶體 單元陣列部（備用記憶體方塊）。 本紙張尺度適汛中國國家標準（CNS > A4規格（210X297公釐） (誚先閱讀背面之注意事項再填寫本頁) *1T. A7 B7 6 五、發明说明（ 上述各列側備用記憶體單元陣列部具有配置成複數 列複數行（在本實施例1為4列、256行（和正常用記 憶體早元陣列部之256行對應））並各自由1個電晶體 和1個電容構成之複數備用記憶體單元、配設成複數列 並各自和在對應之列配設之複數備用記憶體單元連接之 複數備用字元線。配設於各行之複數備用記憶體單元和 配設於對應之行之正常用記憶體單元陣列部之位元線對 連接。 上述各行側備用記憶體單元陣列部包括配置成複數 列複數行（在本實施例1為1024列+4列（和正常用記 憶體單元陣列部之1024列及列側備用記憶體單元陣列部 之4列對應）、32行）並各自由1個電晶體和1個電容 構成之複數備用記憶體單元、配設成複數行並各自和在 對應之列配設之複數備用記憶體單元連接之複數備用位 元線對、配設成複數行並各自和在對應之行配設之備用 位元線對連接之複數備用感測放大器以及配設成複數行 並各自接在配設於對應之行之備用位元線對和在I/C)匯 流排7a〜7d之規定之輸出入線之間之複數備用閘裝置。 配設於各列之複數備用記憶體單元和配設於對應之列之 字元線或備用字元線連接。 8係第1電壓產生電路，在該半導體基板1之記憶 體形成區域5相對於第1及第2記憶體單元陣列分割部 6a、6b在行方向外側（圖示上側）形成。該第1電壓產 生電路8由對該半導體基板1供給基板電位之基板電位 本紙張尺度適用中國囤家標準（CNS ) A4規格（21〇χ297公釐） ---------S------.玎------Ψ *-/'SI (誚先閱讀背面之注意事項再域寫本頁) :A 部 中 A it ί\·- Μ) j ^ .τ ；H t： 合 竹 卬 t A7 --------------------B7__ 五、發明説明（7 ) 產生電路、對該記憶體單元供給板極電壓之板極電壓產 生電路、對該字元線供給比電源電壓高之電壓之字元線 電位產生電路等構成。又，第丨電壓產生電路8構成作 為百萬儲存單位之方塊，在對該半導體基板1之佈置， 以百萬儲存單位處理。 9係第2電壓產生電路，在該半導體基板丨之記憶 體形成區域5相對於第3及第4記憶體單元陣列分割部 6c、6d在行方向外側（圖示下侧）形成。該第2電壓產 生電路9由對在該記憶體單元陣列之位元線對供給預充 電電壓（電源電壓（Vcc)之1/2)之位元線電壓產生電 路等構成。第2電壓產生電路9構成作為百萬儲存單位 之方塊，在對該半導體基板丨之佈置，以百萬儲存單位 處理。 10係DRAM控制電路，在本實施例丨，係再新計 數器、在列解碼器之邏輯電路以及在行解碼器之邏輯電 路。DRAM控制電路10在該半導體基板丨之隨機邏輯 形成區域4形成。係構成DRAM控制電路1〇之再新計 數器、在列解碼器之邏輯電路以及在行解碼器之邏輯電 路之構造上之最小單位之反相器電路、AND電路、〇r 電路、NAND電路、NOR電路以及正反器電路等邏輯電 路在對該半導體基板1之佈置，以巨單元處理。 此外，關於該再新計數器，將在後面使用圖v5詳述， 將在該記憶體單元陣列之記憶體單元再新時，經由在選 擇信號匯流排11之指定之選擇信號線向各第i至第4記 10 本紙張X度適用中國國家標準（CNS ) A4规格（21〇X297公釐） 、1τI--'^r (誚先閱讀背面之注意事項再磧寫本頁} A7 B7 朽"部屮呔^4,-^’，JiT_;/i^^^^rpt 、發明説明（8 ) ~~~'--—~ ^單元陣列分割部之字元線或備用字元線輸出 ^自該複數字元線選擇指定之字核或備 線之 再新時字元線選擇信號。 關於該列解碼器，將在後面使用圖6至圖9詳述， 具有對於該正常用記憶體單元陣列部之正常用列解碼電 路和對該列側備用記憶體單元陣列部之備用列解碼電 路。。正常用列解碼電路接受列位址信號後經由在選擇 镉遽匯流排11之指定之選擇信號線向各記憶體單元陣列 分割部6a〜6d之字4輸出用以自在該正常用記憶體單 :陣列部之複數字4選擇指定之字_之字元線選擇 ㈣。又’備用列解碼電路接受備用列選擇信號後經 :在選擇信號匯流排11之指定之選擇信號線向各記憶體 凡陣列分割部6a〜6d之備用字元線輸出用以選擇在該 列側備用記憶體單元陣列部之複數備用字元線之備用字 元線選擇信號。 關於該行解碼器，將在後面使用圖9至圖u詳述， 具有對於該正常用記憶體單元㈣部之正常用行解碼電 路和對該行側備用記憶體單元陣列部（備用記憶體方 ，）之備用行解碼電路^正常用行解碼電路接受行位址 仏號後，經由在選擇信號匯流排丨丨之指定之選擇信號線 向各記憶體單元陣列分割部6a〜6d之閘裝置輸出用以自 在該正常用記憶體單元陣列部之複數位元線對選擇指定 之=凡線對之位元線對選擇信號。又，備用行解碼電路 接受備用行選擇信號（備用記憶體方塊選擇信號）後， a 先 閱 讀 背 ι6 意 事. 項 再 % Ί 本 頁
A 訂 % 公1楚） A7 __—______ _B7 五、發明説明（9 ) 經由在選擇信號匯流排11之指定之選擇信號線向各記憶 體單元陣列分割部6a〜6d之備用閘裝置輸出用以選擇在 該行側備用記憶體單元陣列部之複數備用位元線對之備 用位元線對選擇信號。 12a係經由置換信號匯流排13a向該列解碼器之正 常用解碼電路及備用解碼電路輸出列置換信號之列用救 濟電路，如一般周知般由可程式之保險絲元件及M〇s 電晶體構成。列用救濟電路12a在將某列置換為備用列 時，依據某列之列位址程式化後輸入相當於程式化之列 位址之列位址信號RAO〜RA9，則向列解碼器輸出意指置 換之列置換信號RRC及反轉列位址信號/RRC，而且向 對應之備用列解碼器輸出對於存在所置換之列之記憶體 單元陣列分割部6a〜6d之備用列選擇信號SRA〇 ( 〜SRAO (4)、SRA1 ( 1)〜SRA1 (4)。 列用救濟電路12a在第1及第2記憶體單元陣列分 割部6a、6b和第3及第4記憶體單元陣列分割部6c、6d 之間之該半導體基板1之記憶體形成區域5形成。列用 救濟電路12a構成作為百萬儲存單位之方塊，在對該半 導體基板1之佈置，以百萬儲存單位處理。 12b係經由置換信號匯流排13b向該行解碼器之正 常用解碼電路及備用解碼電路輸出行置換信號之行用救 濟電路，如一般周知般由可程式之保險絲元件及M〇s 電晶體構成。行用救濟電路12b在將某記憶體方塊置換 為備用記憶體方塊時，依據某記憶體方塊之行位址程式 本紙張尺^^7^國家標準（CNS) A4規格（21〇χ29_ z------IT------線' (誚先閱讀背面之注意事項再"寫本頁) 4?^.部中Air^-XJhT,消贽合竹=ii印纪 A7 B7 五、發明説明（丨❹） 化後輸入相當於程式化之行位址之行位址信號 CA0〜CA2，貝ij向行解碼器輸出意指置換之行置換信號 CRC及反轉行位址信號/CRC，而且向對應之備用行解碼 器輸出對於存在所置換之記憶體方塊之記憶體單元陣列 分割部6a〜6d之備用行選擇信號SCA ( 1)〜SCA (4)。 列用救濟電路12b在第1及第2記憶體單元陣列分 割部6a、6b和第3及第4記憶體單元陣列分割部6c、6d 之間之該半導體基板1之記憶體形成區域5相對於列用 救濟電路12a沿著行方向形成。又，列用救濟電路12b 構成作為百萬儲存單位之方塊，在對該半導體基板1之 佈置’以百萬儲存單位處理。 14係收發經由各該I/O匯流排7a〜7d傳送之資料之 輸出入緩衝器，在該半導體基板1之隨機邏輯形成區域 4形成。輸出入緩衝器14具有數目和對各記憶體單元陣 列分割部6a〜6d之I/O匯流排7a~7d之輸出入線一樣（在 本實施例1為32x4個）之輸入緩衝器和輸出緩衝器。 各輸入緩衝器和各輸出緩衝器例如將由在電源電位節點 和接地電位節點之間串聯之P型MOS電晶體和>^型MOS 電晶體構成之反相器電路串接偶數段而成。構成在輸出 入緩衝器14之各輪入缓衝器和各輪出緩衝器之反相器電 路在對該半導體基板1之佈置，以巨單元處理。 其次，使用圖2及圖3詳細說明各記憶體單元陣列 分割部6a~6d。各記憶體單元陣列分割部6a〜6d各自之 構造相同。因此，圖2表示代表其中一個記憶體單元陣 13 本紙張尺度適中國國家標準（CNS ) A4規格（210X297公釐） ("先閱讀背面之注意事項蒋填寫本萸)
,YS Γ A7 B7 一一一一 - -------------------------- 五、發明説明（1 ^) 列分割部6 (以下以符號6說明）。 (誚先閱讀背面之注意事項再¾¾本頁」 在圖2 ’ 21a〜21h係將在各記憶體單元陣列分割部 6之正常用記憶體單元陣列部20八分割後之記憶體方塊 #〇〜#7 ’各自之構造相同。各記憶體方塊21也如上述所 不，在本實施例1由1024列、32行構成，將在後面使 用囷3詳述。22係列側備用記憶體單元陣列部，也如上 述所示，在本實施例1由4列、256行構成，將在後面 使用圖3詳述。23係行側備用記憶體單元陣列部（備用 s己憶體方塊），也如上述所示，在本實施例〖由丨〇28列、 32行構成，實質上採用和該記憶體方塊21a〜21h相同之 構造。 、-° 線J· 24係和記憶體單元陣列分割部6對應設置並具有 對於s己憶體方塊21a〜21h及備用記憶體方塊23之正常用 列解碼電路和對於列側備用記憶體單元陣列部22之備用 列解碼電路之列解碼器。該列解碼器24接受列位址信號 及備用列選擇信號後，選擇複數字元線及複數備用字元 線之其中一條字元線使其活化。列解碼器24靠近對應之 記憶體單元陣列分割部6在記憶體形成區域5形成。列 解碼器24構成作為百萬儲存單位之方塊，在對該半導體 基板1之佈置，以百萬儲存單位處理。 25係和5己憶體單元陣列分割部6對應設置並具有 對於記憶體方塊21a〜21h之正常用行解碼電路和對於備 用記憶體方塊23之備用行解碼電路之行解碼器。該行解 碼器25接受行位址信號及備用記憶體方塊選擇信號後， 14
A7 B7 五、發明説明（12) 選擇記憶體方塊21a〜21h及備用記憶體方塊23之其中— 個方塊。行解碼器25靠近對應之記憶體單元陣列分割部 6在記憶體形成區域5形成。行解碼器25構成作為百萬 儲存單位之方塊’在對該半導體基板1之佈置，以百萬 儲存單位處理。 26......26係和各記憶體方塊21之複數行對應設置 並各自經由對應之傳輸閘TGO〜TG31和對應之位元線對 連接之複數輸出入線對。 27…27係和這些複數輸出入線對26對應設置並各 自接在對應之輸出入線對26和在該對應之I/O匯流排7 之對應之輸出入線之間之複數放大器。各放大器27將出 現在對應之輸出入線對26之電位差放大後，依據電位差 向對應之輸出入線7輸出Η位準或L位準之電位。 其次’使用圖3詳細說明各記憶體方塊21及備用 記憶體方塊23。各記憶體方塊21及23各自之構造相同。 因此’圖3表示代表其中一個記憶體方塊21。 在圖3，MC……MC係配置成複數列複數行（在本 實施例1為1024列、32行）之複數記憶體單元。各記 憶體單元MC如圖4所示’由1個電晶體Tr和1個電容 器C構成。在電容器C之一個電極輸入來自在第1電壓 產生電路8之板極電壓產生電路之板極電壓Vcp。rmC 係配置成複數列複數行（在本實施例1為4列、32行） 之複數備用記憶體單元。各備用記憶體單元RMC和該 記憶體單元MC —樣採用圖所示之構造。 15 本紙张尺度適用中家標準（CNS ) A4規格（2丨〇l297公釐） (邡先閱讀背面之注意事項再續巧本頁}
、1T 权浐部中"ir1¥/:Jh Τ,消於合竹； A7 B7 _ 五、發明説明（丨3 ) WLO〜WL1023係配置成複數列（在本實施例1為 1024列）並各自和配設於對應列之複數憶體單元MC連 接之複數字元線。各字元線WL由在對應之列解碼器24 之正常用列解碼電路之對應之解碼電路部RD0〜RD1023 活化。即，所選到之字元線WL變成Η位準，而未選擇 之字元線WL保持L位準。 RWL0〜RWL1023係配置成複數列（在本實施例1 為4列）並各自和配設於對應列之複數備用記憶體單元 RMC連接之複數備用字元線。各備用字元線RWL由對 應之列解碼器24之備用列解碼電路RRD活化。即，所 選到之備用字元線RWL變成Η位準，而未選擇之備用 字元線RWL保持L位準。 BLO、/BL0〜BL31、/BL31係配置成複數行（在本 實施例1為32行）並各自和配設於對應行之複數記憶體 單元MC及配設於對應行之複數備用記憶體單元RMC 連接之複數位元線對。 SA-N0〜SA-N31係配置成複數行並各自和配設於對 應行之位元線對BL、/BL連接之複數感測裝置，偵測在 對應之位元線對BL、/BL出現之電位後，降低低電位側 之位元線電位（約接地電位GND )。各感測裝置SΑ-Ν 由斜向交差連接之一對Ν型MOS電晶體構成。 SA-P0〜SA-P31係配置成複數行並各自和配設於對 應行之位元線對BL、/BL連接之複數提升裝置，偵測在 對應之位元線對BL、/BL出現之電位後，提高高電位側 16 本紙張尺度適州中國國家標準（CNS ) A4規格（210X297公釐） ---------1------IT------m *-/ri. (誚先閱讀背面之注意事項再填寫本頁) 釾浐部中^"^x,J，-Jil-消灸合竹私卬$ A7 B7 _ 五、發明説明（14 ) 之位元線電位（約電源電位Vcc)。各提升裝置SA-P由 斜向交差連接之一對P型MOS電晶體構成。 配設於對應行之感測裝置SA-N及提升裝置SA-P 構成偵測在配設於對應行之位元線對BL、/BL出現之電 位後放大之感測放大器。 TGO〜TG31係配置成複數行並各自接在配設於對應 行之位元線對BL、/BL和對應之輸出入線對26之間之 複數閘裝置，經由選擇信號匯流排11之對應之選擇信號 線接受來自行解碼器25a〜25d之對應之行解碼電路 CDO〜CD7、RCD之位元線對選擇信號後，用所接受之位 元線對選擇信號使對應之位元線對BL、/BL和對應之輸 出入線對26在電氣上變成導通狀態或非導通狀態。各閘 裝置TG接在對應之位元線對BL、/BL和對應之輸出入 線對26之間，閘電極由和對應之選擇信號線連接之一對 N型MOS電晶體構成。此外，在本實施例1，和各記憶 體方塊21對應設置行解碼器25之各解碼電路CD。在 各記憶體方塊21之全部之閘裝置TGO〜TG31利用對應 之各解碼電路CD —樣地控制導通狀態、非導通狀態。 又，和備用記憶體方塊23對應設置行解碼器之行解碼電 路RCD。在備用記憶體方塊23之全部之閘裝置 TGO〜TG31利用對應之行解碼電路RCD —樣地控制導通 狀態、非導通狀態。 EQO〜EQ31係配置成複數行並各自在預充電期間使 配設於對應行之位元線對BL、/BL之位元線電位變成同 17 本紙張尺度通州中國國家標準（CNS ) Α4規格（210X297公釐） ---------:、------ΐτ------年 4 -* (誚先閱讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（15) 電位（在本實施例丨為1/2 Vcc)之等化裝置。各等化裝 置EQ串接在對應之位元線對BL、/BL之間由在閘電 極接受預充電信號φΕ之2個N型MOS電晶體 '及在這 些MOS電晶體之連接點連接一個主電極而且在另一個 主電極接受來自構成該第2電壓產生電路9之位元線電 壓產生電路9a之預充電電壓並在閘電極接受預充電信號 φΕ之N型MOS電晶體構成。 ΤΝΟ〜ΤΝ31係配置成複數行並各自將配設於對應行 之感測裝置SA-N活化之感測活化裝置。各感測活化裝 置ΤΝ接在對應之感測裝置SA_N和被設為接地電位之 接地電位節點之間，由在閘電極接受感測活化信號φΝ之 Ν型MOS電晶體構成。 ΤΡΟ〜ΤΡ31係配置成複數行並各自將配設於對應行 之提升裝置SA-P活化之提升活化裝置。各提升活化裝 置ΤΡ接在對應之提升裝置s Α-Ρ和被輸入電源電壓vcc 之電源電位節點之間’由在閘電極接受提升活化信號φρ 之Ρ型MOS電晶體構成。 其次，使用圖5說明構成DRAM控制裝置1 〇之一 之再新計數器。 在圖5，F/F0〜F/F1023係串接之D型正反器。各正 反器F/F在輸入端T接受時計信號CLK。第1段之正反 器F/F0之輸入端D和最後段之正反器F/F1023之輸出 端〇連接，第2段以後之正反器F/F1-F/F1023之輸入 端D和前一段之正反器F/FO-F/F1022之輸出端〇連接。 本紙張尺度遙中國國家標隼（CNS ) A4规格（210X29·?公釐） (誚先閱讀背面之注意事項再硝寫本頁} -s 絲！ A7 ----- - B7 —. ---— - - — — —- _ 五、發明説明（16) 正反器F/FO〜F/F1023構成環振盪器。各正反器F/F之輪 出端Ο經由在選擇信號匯流排丨丨之指定之選擇信號線 和在各記憶體單元陣列分割部6之對應之字元線WL連 接，利用其輸出信號OUTO〜〇UT1〇23令字元線 WL0〜WL1023和時計信號CLK同步並依次活化（變成 Η位準）。 於疋’因DRAM之再新計數器由正反器f/f構成， 將各正反器F/F作為巨單元，在半導體基板〗之隨機邏 輯形成區域4形成。 此外，在將某列置換為備用列時，將對於某列之字 το線WL之正反器F/F之輸出端和在置換後之備用列之 備用字元線RWL連接。又，在構造上也可還在正反器 F/F1023之後段追加作為備用之按照備用字元線rwl之 條數之正反器，和某列是否被置換為備用列無關地將全 部之子元線WL及全部之備用字元線RWL依次活化。 其次，使用圖6至圖9說明構成DRAM控制裝置1〇 之一之列解碼器24。 在圖6，24a〜24d各自係和記憶體單元陣列分割部 6a〜6d對應設置之列解碼器。各列解碼器24具有對於正 常用§己憶體單元陣列部20之正常用列解碼電路 10 0和對 於列側備用記憶體單元陣列部22之備用列解碼電路 200 ° 各正常用列解碼電路1〇〇經由置換信號匯流排 接夂來自列用救濟電路12a之在對應之記憶體單元陣列 19 本紙张尺度適州十國國家標準YcNS ) A4規格（210x297公釐）— 一 * (1S先閱讀背面之注意事項再蛾寫本頁}
,1T A7 __B7_ 五、發明説明（17) 分割部6之列置換信號RRC，而且接受列位址信號 RAO〜RA9後’在所輸入之列置換信號rrc未意指置換 時變成活化，依據所輸入之列位址信號RAO〜RA9對在 對應之記憶體單元陣列分割部6之複數字元線 WLO〜WL1023輸出用以選擇指定之字元線WL之字元線 選擇信號。 各備用列解碼電路200經由置換信號匯流排13a接 受來自列用救濟電路12a之在對應之記憶體單元陣列分 割部6之反轉列置換信號/RRC，而且接受對於對應之記 憶體單元陣列分割部6之備用列選擇信號SRA0、SRA1 後’在所輸入之反轉列置換信號/RRC意指置換時變成活 '化，依據所輸入之備用列選擇信號SRA0、SRA1對複數 備用字元線RWL0〜RWL3輸出用以選擇指定之備用字元 線RWL之備用字元線選擇信號。 各正常用列解碼電路1〇〇如圖7所示，由主電路1〇1 和驅動電路102構成。 主電路101由和複數列位址信號RA〇〜RA9對應之 反相器103 ( 0)〜103 ( 9)及和在對應之記憶體單元陣 列分割部6之複數字元線WL0〜WL1023對應之第1及第 2 AND 電路 1〇4 ( 〇 )〜1〇4 ( 1023 )、105 ( 0)〜105 ( 1023 ) 構成。 各反相器103接受對應之列位址信號ra後，輸出 所輸入列位址信號RA之反轉列位址信號/ra。 各第1 AND電路104如所輸入之複數列位址信號 20 本紙張尺度適圯中國國家標準（CNS ) A4規格（210X297公釐） I I n n n I I I I V. 4 I I I 丁 —. M.. I 1 4 、-βfe. (誚先閱讀背面之注意事項再填寫本頁) 麫浐部屮^"sf/:J’、Ji7,消於合竹W卬54 A7 B7 五、發明説明（18) RAO〜RA9變成依據圖8所示之列解碼器真值表之值時輸 出“ 1 ”般接受複數列位址信號RA0〜RA9。例如，第i AND電路104 (0)如在收到列位址信號“000〇〇〇〇〇〇〇” 時輸出“Γ般接受複數列位址信號RA0〜RA9之全部之 反轉列位址信號/RA0〜/RA9 (反相器103 ( 〇)〜1〇3 ( 9) 之輸出）。第1 AND電路104 ( 1 )如在收到列位址信 號“1000000000”時輸出“Γ般接受列位址信號RA0, 而且接受列位址信號RA1〜RA9之反轉列位址信號 /11八1〜/尺八9(反相器103(1)~103(9)之輸出）。第1八^^ 電路104 ( 1022 )如在收到列位址信號“ι11111111〇” 時輸出“Γ般接受列位址信號RA0〜RA8，而且接受列 位址信號RA9之反轉列位址信號/RA9 (反相器103 之輸出）。第1 AND電路104 ( 1023 )如在收到列位址 信號“1111111111”時輸出“1”般接受全部之列位址信 號 RA0〜RA9。 各第2 AND電路1〇5接受來自對應之第i AND電 路104之輸出’而且經由置換信號匯流排i3a接受來自 列用救濟電路12a之對於對應之記憶體單元陣列分割部 6之列置換信號RRC。各第2 AND電路1〇5在所輸入之 《J置換信號RRC未意指置換時（在本實施例1列置換作· 號RRC表示“1”），經由選擇信號匯流排η按照所輸 入之來自對應之第1 AND電路104之輸出輸出；在所輸 入之列置換信號RRC意指置換時（在本實施例1列置換 信號RRC表示“0”）’經由選擇信號匯流排^和所輸 21 本紙張尺度適扪中國國家標準（CNS ) A4規格（2__l〇X297公釐） " ---------1------II------0Ϊ • · /5W\ (誚先閱讀背面之注意事項再楨寫本頁) A7 _________________________Bl_ 五、發明説明（19) 入之來自對應之第丨AND電路104之輸出無關地輸出固 定之輸出（在本實施例1為“0”）。 驅動電路102由和在對應之記憶體單元陣列分割部 6之複數字元線WL0〜WL1023對應之升壓電路1〇6 ( 〇) 〜106 ( 1023 )構成。 各升屡電路106接受來自對應之第2 AND電路1〇5 之輸出後’所接受之來自對應之第2 AND電路105之輸 出表示“1”時，供給對應之字元線WL比電源電位Vcc 同之電位（在本實施例丨係Vcc+a，α係構成記憶體單 元MC之電晶體Tr之臨限電壓Vth以上之值）而活化； 而所接受之來自對應之第2 AND電路1〇5之輸出表示 時，供給對應之字元線WL接地電位GND，令保 持非活化狀態。各升壓電路1 〇6如一般周知般由n型 電晶體構成。 此外，利用和在對應之記憶體單元陣列分割部6之 複數字元線WL0〜WL1023對應之第1及第2 AND電路 1〇4、1〇5以及升壓電路1〇6構成在正常用列解碼電路1〇〇 之對應之解碼電路部RD0〜RD1023。 於是，在構成DRAM之列解碼器〜24(1之正常 用列解碼電路1〇〇之主電路101由反相器1〇3 ( 〇)〜ι〇3 (9)、第l及第2AND電路104(0)〜l04 ( 1023 )、 1〇5 ( 〇)〜105 ( 1023 )構成，因全部用邏輯電路構成， 將各邏輯電路作為巨單元，在半導體基板丨之隨機邏輯 形成區域4形成。此時，也可將主電路1〇1作為百萬儲 本紙張尺度述用屮國國家標準（CNS ) A4規格（2丨0x 297公釐） ---------\------訂------練1 (誚先閱讀背面之注意事項再功寫本頁) A7 ------- —______________ B7 五、發明説明（20) — 存早位處理’作為百萬儲存單位在半導體基板丨之隨機 邏輯形成區域4形成。 (邻先閱讀背而之注意事項再填寫本頁) 又，在構成DRAM之列解碼器24a〜24d之正常用 列解碼電路100之媒動電路1〇2，在本實施例i，因處理 比電源電位Vcc高之電位，在半導體基板i之記憶體形 成區域5形成。可是’因可用邏輯電路構成驅動電路1〇2, 也可使得在半導體基板丨之隨機邏輯形成區域4形成。 各備用列解碼電路200如圖9所示，由主電路1〇7和驅 動電路108構成。 主電路107由和對於對應之記憶體單元陣列分割部 6之備用列選擇信號SRA〇、SRA1對應之反相_ ι〇9( 〇)、 1〇9 (1)及和在對應之記憶體單元陣列分割部6之複數 備用字元線RWL0〜RWL3對應之第i及第2娜電路ιι〇 (〇)〜110(3)、U1 (0)〜lu (3)構成。 複數第1 AND電路11〇 (〇)〜110 (3)如來自其中 線- 一個第1 AND電路UG之輸出輸出“Γ般接受複數備 用列選擇信號SRA。例如，如在第i娜電路11〇 (〇) 收到備用列選擇信號“〇〇，，時輸出1，，般接受複數備用 列選擇信號SRA0、SRA丨之反轉備用列選擇信號/sra〇、 _(反相器109(0)、1〇9⑴之輸出）。如在第 ι_電路110⑴收到備用列選擇信號“〇1，，時輸出 “1”般接受備㈣選擇㈣SRAG而錢受反轉備用列 選擇信號/SRA1(反相器109⑴之輸出）。如在第1AND 電路110 (2)收到備用列選擇信號“1〇”時輸出，，般 本纸張尺度過扣中囤國家標準（CNS ) A4規格（21〇X297公楚） A7 _ B7 五、發明説明（21 ) ~ 接受備用列選擇信號SRA1而且接受反轉備用列選擇作 號/SRAO (反相器刚⑷之輸出）。如在第i and; 路ΠΟ (3)收到備用列選擇信號“n，，時輸出“丨，，般接 受全部之備用列選擇信號SRA〇、SRA1。 各第2 AND電路1U接受來自對應之第i AND電 路no之輸出，而且經由置換信號匯流排13a接受來自 列用救濟電4 12a之對於對應之記憶體單元陣列分割部 6之反轉列置換信號/RRC。各第2 AND電路lu在二輪 入之反轉列置換信號/RC意指置換時（在本實施例丨反 轉列置換信號/RRC表示“1”），經由選擇信號匯流排 11按照所輸入之來自對應之第丨AND電路11〇之輸出 輸出；在所輪入之反轉列置換信號/RRC未意指置換時（在 本實施例1反轉列置換信號/RRC表示“〇，，），經由選 擇信號匯流排11和所輸入之來自對應之第i AND電路 110之輸出無關地輸出固定之輸出（在本實施例1為 “0，，）。 驅動電路1 〇 8由和在對應之記憶體單元陣列分割部 6之複數備用字元線RWL0〜RWL3對應之升壓電路112 (0)〜112 (3)構成。 各升壓電路112接受來自對應之第2 AND電路111 之輸出後’所接受之來自對應之第2 AND電路111之輸 出表示“Γ時，供給對應之備用字元線RWL比電源電 ‘位Vcc高之電位（在本實施例1係vcc+α，α係構成備 用記憶體單元RMC之電晶體Tr之臨限電壓Vth以上之 本紙張X度遶州屮國國家標準（CNS ) A4规格（210X 297公釐） (誚先閱讀背面之注意事項再"'寫本頁) -訂 A7 ________________________________B7 五、發明説明（22 ) — 值）而活化；而所接受之來自對應之第2 AND電路111 之輸出表示“0”時’供給對應之備用字元線RWL接地 電位GND ’令保持非活化狀態。各升壓電路112如一般 周知般由N型MOS電晶體構成，和上述升壓電路之構 造一樣。 此外，利用和在對應之記憶體單元陣列分割部6之 複數備用子元線RWL對應之第1及第2 AND電路Π 〇、 111以及升壓電路112構成在備用列解碼電路200之備 用解碼電路部RRD。 於是’在構成DRAM之列解碼器24a〜24d之備用 列解碼電路200之主電路1〇7由反相器109 (〇) 、ι〇9 (1)、第 1 及第 2AND 電路 110(0)〜11〇(3) 、111 (〇)〜Π1 (3)構成，因全部用邏輯電路構成’將各邏 輯電路作為巨單元，在半導體基板1之隨機邏輯形成區 域4形成。此時’也可將主電路1〇7作為百萬儲存單位 處理’作為百萬儲存單位在半導體基板1之隨機邏輯形 成區域4形成。 又’在構成DRAM之列解碼器24a〜24d之備用列 解碼電路200之驅動電路1〇8，在本實施例1，因處理比 電源電位Vcc高之電位，在半導體基板1之記憶體形成 區域5形成。可是’因可用邏輯電路構成驅動電路丨〇8， 也可使得在半導體基板1之隨機邏輯形成區域4形成。 其次’使用圖10至圖11說明構成DRAM控制裝 置10之一之行解碼器25。 25 本紙张尺度適國國家標準（CNS ) A4規格（210X297公釐）_ (誚先閱讀背面之注意事項再填朽本頁) *π 五 A7 B7 ‘發明説明（23 ) ------ 在圖10。25a〜25d各白後4 自和記憶體單元陣列分割部 6a〜6d對應設置之行解碼 ^ 各仃解碼器25具有對於正 常用記憶體單元陣列部2〇 (印格^ _ 、。己憶體方塊21a〜21h)之正2仃解碼電路和對於行側備用記憶體單元陣列部 (備用記憶體方塊）23之備用行解碼電路400。 各正常用行解碼電路300經由置換信號匯流排別 接受來自行用救濟電路12b之在對應之記憶體單元陣列 分割部6之行置換㈣咖，而且接受行位址信號 CA0〜CA2後，在所輸入之行置換信號crc未意指置換 時變成活化，依據所輸人之行位址信冑cag〜ca2對在 對應之記憶體單元陣列分割部6之記憶體方塊2u〜2ih 之閘裝置TG0〜TG31輸出用以選擇指定之記憶體方塊2ι 之位元線對BL、/BL之位元線對選擇信號。 各備用行解碼電路400經由置換信號匯流排13b接 受來自行用救濟電路】2b之在對應之記憶體單元陣列分 割部6之反轉行置換信號/CRC，而且接受對於對應之記 憶體單元陣列分割部6之備用行位址信號SCA後’在所 輸入之反轉行置換信號/CRC意指置換時變成活化，依據 所輸入之備用行位址信號SCA對在對應之記憶體單元陣 列分割部6之備用記憶體方塊23之備用閉裝置 TG0〜TG31經由選擇信號匯流排11輸出用以選擇備用記 憶體方塊23之位元線對BL、/BL之備用位元線對選擇 信號。 各正常用行解碼電路300如圖11所示，由和複數 26 本紙依尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） (誚先閱讀背面之注意事項再硝寫本頁 -3 缘 A7 B7 五、發明説明（24 ) 行位址信號CAO〜CA2對應之反相器301 (〇)〜301 (2) 及和在對應之記憶體單元陣列分割部6之記憶體方塊 21a〜21h對應之第1及第2AND電路302( 0)〜302( 7)、 303 ( 0)〜303 ( 7)構成。 各第1 AND電路302如所輸入之複數行位址信號 CA0〜CA2變成依據圖12所示之行解碼器真值表之值時 輸出“Γ般接受複數行位址信號CA0〜CA2。例如，第 1 AND電路302 ( 0)如在收到行位址信號“〇〇〇”時輸 出 1 般接受複數行位址信號CA0〜CA2之全部之反轉 行位址信號/CA0-/CA2 (反相器301 ( 〇)〜301 ( 2)之 輸出）。第1 AND電路302 ( 1 )如在收到行位址信號 “100”時輸出“Γ般接受行位址信號CA0，而且接受 行位址信號CA卜CA2之反轉行位址信號/CA卜/CA2(反 相器301 ( 1 )、301 ( 2 )之輸出）。第1 AND電路302 (6)如在收到行位址信號“11〇”時輸出“丨，’般接受行 位址信號CA0、CA1 ’而且接受行位址信號CA2之反轉 列位址信號/CA2 (反相器301 (2)之輸出）。第！ and 電路302 ( 7)如在收到行位址信號“ill”時輸出“i” 般接受全部之行位址信號CA0〜CA2。 各第2 AND電路303接受來自對應之第1 AND電 路302之輸出，而且經由置換信號匯流排13b接受來自 行用救濟電路12b之對於對應之記憶體單元陣列分割部 6之行置換信號CRC。各第2 AND電路303在所輸入之 行置換信號CRC未意指置換時（在本實施例1行置換信 27 本紙張尺度速Λ中國國家標準（CNS ) Α4规格（210X297公釐） 訂------線- (計先閱讀背面之注意事項再績湾本頁) A7 五 '發明説明（25 ) 號CRC表示“Γ )，經由選擇信號匯流排11將按照所 輸入之來自對應之第1 AND電路302之輸出作為位元線 對選擇信號向對應之記憶體方塊21之閘裝置TG0〜TG31 輸出，控制閘裝置TG0〜TG31之導通狀態、非導通狀態； 在所輸入之行置換信號CRC意指置換時（在本實施例1 行置換信號CRC表示“0”），經由選擇信號匯流排11 和所輸入之來自對應之第1 AND電路302之輸出無關地 將固定之輸出（在本實施例1為“〇，，）作為位元線對選 擇信號向對應之記憶體方塊21之閘裝置TG0〜TG31輸 出’將閘裝置TG0〜TG31保持在非導通狀態。 此外，利用和在對應之記憶體單元陣列分割部6之 3己憶體方塊21 a〜2 lh對應之第1及第2 AND電路302、 303構成在正常用行解碼電路3〇〇之對應之解碼電路部 CD0〜CD7。 於是，構成DRAM之行解碼器25a〜25d之正常用 行解碼電路300由反相器301 (〇)〜301 (7)、第i及 第 2 AND 電路 302 ( 0)〜302 ( 7)、303 (〇)〜3〇3 ⑺ 構成，因全部用邏輯電路構成，將各邏輯電路作為巨單 元，在半導體基板1之隨機邏輯形成區域4形成。此時， 也可將正常用行解碼電路300作為百萬儲存單位處理， 作為百萬儲存單位在半導體基板！之隨機邏輯形成區域 4形成。 #備用行解碼電路（備用解碼電路部RCD) 4〇〇， 圖上未表示具體之電路構造，經由置換信號匯流排⑽ I、 .^訂 I I 線' 4 w t #-¾. (誚先閱讀背面之注意事項再填寫本頁)
A7 __________ B7 五、發明説明（26) ~ (誚先閱讀背面之注意事項再磧寫本頁) 接受來自行用救濟料i2b之對於對應之記憶體單元陣 列分割部6之儀用行選擇信號SCA (用以選擇備用記憶 體方塊23之備用記憶體方塊選擇信號）和對於對應之記 憶體單元陣列分割部6之反轉行置換信號/crc，經由選 擇信號匯流排11輸出備用位元線對選擇信號。 構成各備用行解碼電路400之AND電路，在所輸 入之反轉行置換信號/CRC意指置換時（在本實施例i反 轉行置換信號/CRC表示“Γ )，經由選擇信號匯流排 11向對應之備用記憶體方塊23之閘裝置TG〇〜TG3i輸 出按照所輸入之對應之備用行選擇信號SCA之輸出；在 所輸入之反轉行置換信號/CRC未意指置換時（在本實施 例1反轉行置換k號/CRC表示“〇，，），經由選擇信號 匯流排11和所輸入之來自對應之備用行選擇信號SCA 之輸出無關地向對應之向對應之備用記憶體方塊23之閘 裝置TG0〜TG31輸出固定之輸出（在本實施例i為 “0，’）。 -線， 於是，構成DRAM之行解碼器25a〜25d之備用行 解碼電路400由AND電路構成，因全部用邏輯電路構 成，將各邏輯電路作為巨單元，在半導體基板〗之隨機 邏輯形成區域4形成。此時，也可將備用行解碼電路4〇〇 作為百萬儲存單位處理，作為百萬儲存單位在半導體基 板1之隨機邏輯形成區域4形成。 在如上述構成之内藏有DRAM之邏輯半導體積體 電路裝置，如以前一般之周知，用匯流排連接DRAM和 本紙張尺廋適⑤國國家標準（CNS ) Α4ίΐ格（21〇72〜7公《 ) A7 ^..._________________B7__ 、發明説明（27 ) 邏輯電路之間，除了具有可高速處理大量資料以外，因 在半導體基板之隨機邏輯部形成構成DRAM控制電路之 再新計數器’佈置之自由度提高，而且可幾乎不受DRAM 部分之大小（記憶體容量）影響地配置再新計數器，結 果具有不太受到晶元尺寸影響之效果。此外，要變更來 自DRAM部分之輸出資料之位元數，換言之要變更所選 擇之字元線數時’再新計數器之變更也容易，結果有變 更所需期間短之效果。 又，因在半導體基板之隨機邏輯部形成可利用構成 DRAM控制電路之列解碼器及行解碼器構成之電路，佈 置之自由度提高，而且可幾乎不受DRAM部分之大小（記 憶體容量）影響地配置列解碼器及行解碼器，結果具有 不太受到晶元尺寸影響之效果。此外，要變更來自DRAM 部分之輸出資料之位元數，換言之要變更所選擇之字元 線數時，列解碼器及行解碼器之變更也容易，結果具有 變更所需期間短之效果。 此外’在上述實施例1，以具有列側備用記憶體單 元陣列部22及行側備用記憶體單元陣列部（備用記憶體 方塊23)說明’但是只要係用列側備用記憶體單元陣列 部22可足以處理的，不設計備用記憶體方塊23也可。 實施例2 圖13係表示本發明之實施例2的，和上述之實施 例1相比，只有如下之點相異，其他方面則相同。 即，上述實施例1所示的係將記憶體單元陣列四分 30 本紙張尺度诮州中國囤家標準（CNS )A4規格（210X297公釐） ---------'------訂------線, (誚先閱讀背面之注意事項再楨寫本頁) A7 B7 發明説明（28 ) ' 割成第1至第4記憶體單元陣列分割部6a〜6d的，但是 在本實施例2，相異的係將在行方向（圖示上下方向） 排列之第1及第3記憶體單元陣列分割部6a、6c —體化， 將第2及第4記憶體單元陣列分割部讣、以一體化，而 將記憶體單元陣列二分割。 於是，在本實施例2,因將記憶體單元陣列二分割， 在第1及第3記龍單元陣列分割部6a、&之對應行配 置之位元線對BL、/BL及備用位元線對BL、/BL連接， 在第2及第4記憶體單元陣列分割部6b、6d之對應行配 置之位元線對BL ' /BL及備用位元線對BL、/BL連接。 結果，在對應行配置之感測放大器SA_N、、閘裝 置TG、等化裝置Eq'感測活化裝置TN、提升活化裝 置TP共用化，輸出入線對26及放大器27也共用化。 又，在上述之實施例1，對於4個記憶體單元陣列 分割部6a〜6d各自配置圖10及圖u所示之行解碼器 25a〜25d，但是在本實施例2 ,只要對第}及第3記憶體 單tl陣列分割部6a、6c配置圖1〇及圖u所示之行解碼 器25、對第2及第4記憶體單元陣列分割部6b、6d配 置圖10及圖11所示之行解碼器25即可。 此外，在本實施例2，因需要自在第丨及第3記憶 體單το陣列分割部6a、6c之字元線WL選擇一條字元線， 各刀割部6之列解碼器24a、24c只要在構造上增加對圖 6及圖7所示之列解碼器表示係第丨及第3記憶體單元 陣列分割部6a、6c之那一個的字元線WL之i個位元量 ---------:------ΐτ------ •*,/.us. (誚先閱讀背面之注意事項再域寫本頁)
A7 B7 —-------—----------------------—--—__ 五、發明説明（29) 之位址信號即可。具體而言，將圖7所示第j AND電路 104設為11個輸入，或將第2 AND電路1〇5設為3個 輸入之AND電路，在所追加之輸入節點輪入表示方塊 之信號即可。同樣地，在第2及第4記憶體單元陣列分 割部6b、6d之列解碼器24b、24d也一樣追加。 又，在本實施例2 ’關於再新計數器，因第丨及第 3記憶體單元陣列分割部6a、6c與第2及第4記憶體單 元陣列分割部6b、6d各自一體化，只要將和圖5所示電 路一樣構造之段數變成2倩即可。 至於其他方面’因和上述實施例1的—樣，在圖ι3 中符號和表示實施例1之圖1中相同的表示同一或相當 之部分。 在上述構造之内藏有DRAM之邏輯半導體積體電 路裝置也有和上述實施例1一樣之效果。 又，由實施例1及實施例2明白了，即使記憶體容 量相同，在設計上變更為輸出資料之位元數不同$在實 施例1為32x4,在實施例2為mu)之情況，也因在 半導體基板1之隨機邏輯形成區域4形成在再新計數 器、列解碼器24以及行解碼器25之邏輯電路部分具 有可铢設計變更所需時間變成很短之效果。 實施例3 圖Η係表示本發明之實施例3的，和上述之實施 例1相比’只有如下之點相異，其他方面則相同。 即，上述實施例1所示的係將構成記憶體單元陣列 本紙张尺度適州中围國家標準（CNS ) Α4規格（2丨0X297公釐） ----------------ΐτ------^ Υ (誚先閱讀背面之注意事項再磧寫本頁) A7 〜、、、、.—_____________________B7_ 五、發明説明（30) '一~ 之4個記憶體單元陣列分割部6a〜6d配置在晶元（半導 體基板1 )之一側（圖1之左側），而在本實施例3，相 異的只是各自配置在晶元（半導體基板丨）之4角落。 在上述構造之内藏有DRAM之邏輯半導體積體電 路裝置也有和上述實施例1 一樣之效果。 又，由實施例1及實施例3明白了，因在半導體基 板1之隨機邏輯形成區域4形成在再新計數器、列解碼 器24以及行解碼器25之邏輯電路部分，可將構成記憶 體單兀陣列之4個記憶體單元陣列分割部6a〜6d配置在 晶7L (半導體基板丨）之適當位置，具有佈置之自由度 提南之效果。 發明之效果 圖式簡單說明 圖1係表示本發明之實施例1之構造圖。 圖2係表示在本發明之實施例1之記憶體單元陣列 分割部之方塊圖。 圖3係表示在本發明之實施例1之記憶體方塊21、 23之電路圖。 圓4係表示記憶體單元MC之電路圖。 圖5係表示在本發明之實施例丨之再新計數器之方 塊圖。 圓6係表示在本發明之實施例1之列解碼器24a〜24d 之方塊圖。 _ 33 本麻尺度1--- (誚先閱讀背面之注意事項再功寫本頁) 訂 -線：· A7 ·__ -—— - •.一 _. _ β 7 五、發明説明（31 ) — " '^ 圖7係表示在本發明之實施例1之正常用列解碼電 路100之方塊圖。 圖8係表示在本發明之實施例1之正常用列解碼電 路100之列解碼器真值表。 圖9係表示在本發明之實施例1之備用列解碼電路 200之方塊圖。 圖丨〇係表示在本發明之實施例1之行解碼器 25a〜25d之方塊圖。 圖11係表示在本發明之實施例1之正常用行解碼 電路300之方塊圖。 圖12係表示在本發明之實施例1之正常用 電路300之行解碼器真值表。 圖13係表示本發明之實施例2之構造圖。 圖14係表示本發明之實施例3之構造圖。 符號說明 1〜半導體基板、2〜中央區域、3〜周邊區域、4〜隨機 邏輯形成區域、5~記憶體形成區域、6a〜6d~記憶體單元 陣列、7a〜7d〜I/O匯流排、8〜第1電壓產生電路、9〜第2 電壓產生電路、1〇〜控制電路、U〜選擇信號匯流排、12&、 12b~救濟電路、na、13b〜置換信號匯流排、14〜輸出入 緩衝器 本紙张尺度適用屮國國家榡準（CNS > A4規格（210X297公釐） ------ m I I I . I ^1 ... Γ -----In In I..... m \ < 、-B -¾¾ "'.if— (誚先閱讀背面之注意事項再硝寫本頁j