TW394878B - Shared bus system with transaction and destination ID - Google Patents

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TW394878B
TW394878B TW086113097A TW86113097A TW394878B TW 394878 B TW394878 B TW 394878B TW 086113097 A TW086113097 A TW 086113097A TW 86113097 A TW86113097 A TW 86113097A TW 394878 B TW394878 B TW 394878B
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Taiwan
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bus
transaction
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stream
communication system
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TW086113097A
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Amjad Z Qureshi
Le Trong Nguyen
Original Assignee
Samsung Electronics Co Ltd
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Description

經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(/ ) 本發明之背景 本發明之領域 本發明係翮於m流排架構及特別關於低等待時間之共 用滙流排架構。 相關技術之說明 .?圈流排是一個電子系統之不同装置間的通訊路徑。例 如在電腦系統中,中央處理軍元(CPU)即經由一記憶 體滙流排與主記憶體通訊。周邊設傅亦可經由獨立之I 0 榧流排連接至記憶權流排或連接至CPU。 滙流排一般可分為二個類別: 點至點流排及共用流排。一個點至點涠流排僅將 二個撊流排装置連接在一起。一個共同瀬流排則可由二個 K上之摑流排裝置使用。因此,通訊用之所需檷流排數目 視使用點至點榧流排,或使用共用滙流排而定。例如,四 個禰流排装置需要六個點至點滙流排才能彼此通訊,但四 個滙流排装置可經由一個軍一共用榧流排通訊。K一個共 用?B流排,所有四個權流排裝置可共享一個擓流排。 點至點滙流排之優點為較低之等待時間,極小之襬流 排爭用問題及支援多個資料同時轉移能力。但,在點至點 滙流排结構中使用之大量?匪流排數目需要大量之晶片或板 面積。 由於儘一個單一共用?匯流排即可支援多個?B流排裝置 *用來實施一共用擓流排結構所需之晶片或板面積較點至 -4 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) I I -----^--------^---------^ (請先閱讀背面之注意事項再填寫本頁) A7 __B7_ 五、發明說明(i) (請先閱讀背面之注意事項再填寫本頁) 點m流排结構所需之面積少許多。共用滙流排之主要缺點 為必須執行仲裁俾丨ϋ流排裝置可有效地分享該共用櫃流排 。此外,流排之裝置識別非常必要* Κ便一?8流排僅接 收或回應該?匯流排裝置之信號。 由於電子糸統之日增複雜性,資料丨涯流排之寬度亦增 加。寬資料循流排不能使用晶片或板面積十分昂貴之多數 點至點擓流排。因此,共用榧流排為複雜電子糸統中常用 之揠流排。 經濟部智慧財產局員工消費合作社印製 圖1表示一般之共用擓流排糸統1 〇〇之方塊圖。?握 流排裝置1 2 0,_流排装置1 3 0,滙流排装置1 4 0 及其他可能之m流排裝置(未示出)均由一共用榧流排1 9 0耦合一起,擓流排1 9 0包括一位址滙流排1 50, 一資料滙流排1 60,及一控制榧流排1 70。在某些共 用滙流排上,位址值及資料值被多工化於軍一組合位址/ 資料?II流排中。每一滙流排裝置有一滙流排諝求輸出終端 R,一滙流排許可輸入終端G,位址終端ADDR,資料 終端DATA及控制終端CTRL。擓流排請求輸出終端 及滙流排許可輸入終端耦合至一榧流排仲裁器1 1 0。如 流排裝置1 2 0欲使用共用權流排1 9 0,擓流排装置 1 2 0必須在揠流排請求輸出終端R上驅動一請求有效狀 態。信號、特別是請求,許可及選擇信號在此一實施例中 及所述之定時圖中,用邏輯高為有效狀態,及邏輯低為無 效狀態;但邏輯低亦可用為有效狀態,以邏輯高為無效狀 -5 - 紙張尺度適用中國國家標^ (CNS)A4規格(210 X 297公釐) A7 A7 經濟部智慧財產局員工消費合作社印製 B7___ 五、發明說明(> ) 態。_流排仲裁器1 10在對應之擓流排請求輸入终端上 監視ffi流排請求信號。因為仲裁器1 10有一擓流排請求 輸入終端供每一·流排裝置之用,此?|流排請求輸入終端 KR — X標記,其中X為對應每一滙流排装置之號碼。如 共用?雇流排1 90未在使用,滙流排仲裁器1 1 〇在耦合 至擓流排装置120之許可輸入終端G之許可輸出终端上 驅動一許可有效狀態至許可有效狀態。如二個裝置同時諝 求檷流排,滙流排仲裁器1 1 〇可利用優先計畫K決定那 個裝置接收滙流排許可。 利用個別擓流排請求及每一裝置之許可媒通常稱為獨 立請求仲裁。其他常用之仲裁計畫包括菊花鍵及輪詢。 被允許使用流排之一滙流排裝置通常稱為揠流排主 控器。濯流排主控器與其他·流排裝置通訊,其他滙流排 通常稱為擓流排受控器。一個榧流排裝置可為一湄流排主 控器,榧流排受控器,或同時為擓流排主控器及滙流排受 控器。如滙流排裝置1 2 0被擓流排允許,則權流排裝置 1 2 0變為擓流排主控器。檷流排装置1 20於是經由位 址終端ADDR及控制終端CTRL驅動位址滙流排1 5 0及控制擓流排1 7 0 K開始資科轉移。特別是,擓流排 裝置120經由位址終端ADDR將位址信號驅動至位址 擓流排150之上,及經由控制终端CTRL將控制信號 驅動至控制擓流排1 7 0之上。控制?ϋ流排1 7 0可包含 控制信號指出例如資料轉移之大小及資料轉移之方向。( -6 - 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ---_-----------------訂---------線 1 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(十) 即讀出或寫入)° 特別是每一滙流排裝置的被賦與一個在該?匯流排裝置 控制下之不同資料之位址範圍。因此’當_流排主控器驅 動一對懕於理想?腫流排受控器之装置位址於位址?雇流排1 5 0之上時,每一?S流排裝置必須監視及解碼在位址流 .排1 5 0上之裝置位址Μ決定被滙流排主控器所驅動之裝 置之位址是否與?圈流排裝置之装置位址相匹配。具有與被 擓流排主控器所驅動之裝置位址匹配之裝置位址之撊流排 装置則變為丨Β流排受控器。例如,櫃流排裝置1 2 0目前 為?S流排主控器,想自撮流排裝置1 4 0讀出資料,?匯流 排装置1 40將裝置位址驅動至位址揠流排1 50上,每 一其他流排裝置於是可解碼此位址Μ決定由揠流排装置 1 2 0所驅動之裝置位址是否匹配揠流排装置之位址。在 此例中,僅有揠流排裝置1 4 0找出一匹配之裝置位址。 循流排裝置1 4 0解碼位址所需之時間加在共同1 9 0之 等待時間上。 圖2說明一典型同步共用滙流排自一主控器寫入資料 至一流排受控器之仲裁定時圖。在時脈信號C L Κ之第 一升起遴緣201,請求之擓流排裝置驅動一請求自有效 狀態於滙流排請求輸出終端R上,該終端提供請求信號R EQUE ST至擓流排仲裁器2 1 0。在稍後之升起邊緣 202,滙流排仲裁器1 1 0驅動一許可有效狀態於耦合 至請求擓流排之?涯流排許可輸入終端G之許可輸出終端上 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) ----訂---------線 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(Γ) 一個許可有效狀態而許可使用共用m流排1 9 ο μ提供許 可信號GRANT。當請求擓流排裝置接收一許可有效狀 態,請求滙流排裝置即變成《流排主控器。在上升邊緣2 03,_流排主控器驅動流排位址值23 1於位址流 排1 5 0之上,其與所欲之滙流排受控器對應,_流排主 控器即欲寫入資料進入該榧流排受控器。非主控器檷流排 裝置將位址值2 3 1解碼Μ決定那個滙流排裝置是理想滙 流排受控器。在時脈信號CLK之升起邊緣204,丨握流 排主控器寫入位址值2 3 2於位址滙流排15 0及資料值 24 1於資料撊流排1 60。因此,滙流排受控器及選擇 造成資料在同步共用權流排系統轉移前一個時脈週期之時 間等待。 一讀出轉移與圖2中之寫入轉移具有一相似之時序。 但,資料將由揠流排受控器在時脈信號CLK升起緣2 04開始時驅動。如用榧流排用來作已標示讀出請求(稍 後再解釋),時序將與圖2者相同,但在時脈信號CLK 之升起逢緣2 04並未寫入資料。而在稍後,榧流排受控 器將諳求使用循流排Μ回應後寫入請求。因此,由於此一 已標示讀出請求,?匯流排受控器之等待時間Κ後讀出諝求 所需之總時間之三分之一計算。 視實際之共用滙流排1 9 0之實施而定,其他控制信 號亦可受益。例如,如每一滙流排裝置利用資料FIFOs作 為一嫒銜器,可利用狀態旗如FIFO滿及FIFO空狀態旗Μ指 -8 ~ 本紙張尺度適用中國國家標準(CNS)A4規格(2.10 X 297公釐) -----------Φ-----——訂---------,,s (請先閱讀背面之注意事項再填寫本頁) * A7 _____B7_ 五、發明說明(t) 出擓流排受控器是否準俑好接收或發射實料。在其他?匯流 排糸統中,一個裝置備妥信號可用在控制_流排1 7 0之 上0 使用一共用?涯流排計畫之另一問題為一次僅能由一個 «流排主控器使用共用滙流排。因此,如果一個?雇流排主 控器正在等待自一榧流排受控器之資料,其他榧流排装置 不能使用此循流排。一個解決揠流排連接問題之一個方法 是使用已標示之讀出諝求。在已標示之讀出請求中,滙流 排主控器送出一讀出諝求至一受控器,於是再放棄共用滙 流排。當滙流排主控器已準備妥當回應此讀出諝求時,擓 流排受控器為?S流排啟動一請求以送出資料至原始之濯流 排主控器。 當丨雇流排主控器已回應讀出請求,一原始之滙流排主 控器必須決定回答了那一個已標示讀出請求。一個標記計 畫可將每一未決之已標示讀出請求作記號。回應之標記及 識別電路可能很複雜,亦可能增加共用權流排结構之等待 時間。 因此,能降低一共用_流排结構之等待時間之方法及 電路則非常理想。特別是方法及電路應消除由決定理想之 循流排主控器及由於標記已標示諫出請求之複雜性而引起 之等待時間,俾一擓流排裝置可決定那一個標示讀出諝求 已經回答。此外,此電路不能要求過多之板或晶Μ面積。 概要說明 -9- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之>i意事項再填寫本頁) 'X--------訂---------線 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作杜印製 A7 B7 -__ 五、發明說明(。) 本發明之方法及糸統可降低一共用滙流排之等待時間 及標記請求。特別是根據本發明之一實施例中之一裝置選 擇計畫可降低?B流排仲裁之等待時間。此外,一個事務I D檷流排可大舉降低標記已標示讀出請求之複雜性。 在一實施例中,一?匯流排通訊系統中有一流排仲裁 器,一個第一擓流排装置,一個第二滙流排装置及一個共 用循流排裝置耦合至第二撊流排裝置。湎流排仲裁器有一 第一裝置選擇輸出終端耦合至第一滙流排裝置之第一裝置 選擇輸入終端,及第二装置選擇輸出終端耦合至第二?匯流 排装置之第二裝置選擇輸入終端。擓流排仲裁器尚可包括 多數第一目的地I D輸入终端及多數第二目的地I D輸入 終端。每一滙流排裝置有多目的地I D輸出終端耦合至滙 流排仲裁器之多數目的地I D輸入終端之一。此外,每一 循流排裝置均有一?11流排請求輸出終端耦合至摑流排仲裁 器之榧流排請求輸入終端。此外,每一滙流排裝置均有一 濯流排許可輸入終端耦合至滙流排仲裁器之一滙流排許可 輸出終端。因此,每一使用此共用?B流排之滙流排装置, 擓流排仲裁器有一滙流排諳求輸入终端,一流排許可輸 出終端,一裝置選擇輸入終端,及多目的地I D輸人终端 Ο 當第一滙流排裝置想利用共用擓流排與第二?匿流排裝 置通訊時,第一_流排裝置驅動一請求有效狀態至第一m 流排装置之·流排裝置請求終端及驅動一目的地I d值與 -10- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) , \n. — — — — — — — — — — — ^ 1111111 一» — — — — — — — — ..Ί (請先閱讀背面之注意事項再填寫本頁)
I A7 B7 五、發明說明(f) 第二擓流排裝置對懕之至第一?匯流排裝置目的地I D輸出 終端上。如共用丨握流排未被使用,流排仲裁器K驅動一 許可有效狀態至耦合到第一循流排装置之m流排許可輸出 終端及驅動一選有效狀態至耦合到第一滙流排裝置之裝置 選擇輸出終端之方式而許可第一滙流排裝置使用共用m流 排。第一櫃流排裝置變成摑流排主控器而第二揠流排裝置 則變成m流排受控器。由於櫊流排受控器與擓流排主控器 同時啟動,故_流排主控器不需要花費時間κ啟動擓流排 受控器。在一同步糸統中,至少一個時脈週期之等待時間 可κ消除。 標記已標示讀出請求之複雜性可與任何具有一第一灌 流排裝置由共用滙流排耦合至第二?握流排裝置之共用櫊流 排裝置利用一事務I D·流排方式而予μ減輕。此事務I d ?匯流排耦合至第一榧流排裝置及第二檲流排裝置。作為 擓流排主控器之滙流排裝置驅動一個唯一事務ID至事務 I D櫃流排上供每一已標示之讀出請求之用。作為流排 ----^---------^--------訂---------線':、 (請先閱讀背面之注音?事項再填窝本頁) 經濟部智慧財產局員工消費合作社印製 回 D 一 算 D 主中 器 I 那計 I 排例 控務定一務流施 受事決用事權實 排回 K 利一被些 流送值可生其某 _ 值 D 器產在之 在 D I 控 KFO明 亦 I 務主量FI發 值務事排增或本 D 事出流一器在 I 之讀擓作存。 -務同可。求鎖值11 事相是成請一 D _ 住將於完出用 I 鎖時器經讀利務 置求控已之可事 装請主求示器存 排出排請標控儲 流讀流出已受 K _之 _ 讀 一排時 之示。示每流回 器標排標在II送 控已流已其。器 受應 個器值控 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)
五、發明說明(q) ’事務I D有一請求者I D部分及一請求事務I D部分。 _流排受控器將請求者I D部分解碼K決定那一個灌流排 裝置發出原始標示之讀出請求。 附圖之簡略說明 圖1表示一傳統共用滙流排糸統之方塊圖。 圖2表示一傳統共用榧流排糸統之定時圖。 圖3 (a)表示一本發明之罝施例中之共用擓流排之 方塊圖。 圖3 (b)為根據本發明一實施例之一滙流排仲裁器 之方塊圖。 圖4為本發明之實施例之共用滙流排系統之定時圖。 圖5為本發明之實施例之一共用滙流排系統上之一後 謓出請求之定時圖。 圖6為本發明一實施例之一擓流排系統之詳细定時圖 0 圖7為顯示根據本發明之一個實施例之合併有目的地 ID匯流排K及事務ID請求標記之電腦糸統的詳细方塊 (請先閱讀背面之注意事項再填寫本頁) 衣 ----訂---------線 經濟部智慧財產局員工消費合作社印製 圔。 圖號 說 明 1 0 0 共 用 m 流 排 系統 1 1 0 m 流 排 仲 裁 器 1 2 0 m 流 排 裝 置 1 3 0 m 流 排 裝 置 -12- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 A7 經濟部智慧財產局員工消費合作社印製 _B7 五、發明說明() 1 4 0 m 流 排 裝 置 1 5 0 位 址 ?匯 流 排 1 6 0 資 料 ?匯 流 排 1 7 0 控 制 11 流 排 1 9 0 共 用 m 流 排 2 1 0 1握 流 排 仲 裁器 3 0 0 共 用 11 流 排糸 統 3 1 0 m 流 排 仲 裁器 3 2 0 潘 流 排 装 置 3 3 0 IS 流 排 裝 置 3 4 0 滙 流 排 裝 置 3 5 0 位 址 m 流 排 3 6 0 資 料 m 流 排 3 7 0 控 制 滙 流 排 3 9 0 共 用 m 流 排 3 9 5 事 務 I D _流 排 6 1 0 流 排 主 控制 器 6 2 0 m 流 排 受 控器 6 3 0 位 址 產丰 器 6 4 0 比 較 器 6 5 0 計 數 器 6 6 0 位 址 鎖 存 器 6 7 0 I D 鎖 存 器 -13- --------d--------訂---------線:、 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 五、發明說明((I ) A7 B7 經濟部智慧財產局員工消費合作社印製 6 8 0 解 碼 器 6 9 0 I D 儲 存 器 7 〇 0 電 腦 系 統 7 0 5 標 準 Ρ C I m 流 排 7 1 0 主 處 理 器 7 1 2 大 量 儲 存 界 面 7 1 4 大 量 儲 存 單 元 7 2 0 共 同 處 理 系 統 7 2 2 第 一 C P U 7 2 4 第 二 C P U 7 2 6 超 高 速 緩 衝 儲 存 器次系統 7 2 8 第 一 共 用 m 流 排 7 3 0 第 二 共 同 滙 流 排 7 3 2 事 務 I D m 流 排 7 3 4 I / D 控 制 器 7 3 6 U A R T 7 3 8 記 憶 體 JisL 控 制 器 7:. 4 0 D Μ A 控 制 器 7 4 2 P C I 界 面 7 5 0 11 流 排 仲 裁 器 在一同圖說中使用相同參考符號指示相似之項目或相 ------^ ^ --------訂---------竣 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 _______B7__ 玉、發明說明([γ) {諳先朋讀背面之生意事項再填寫本頁) 根據本發明之原則,一共用擓流排结構可消除由擓流 排受控器之選擇而引起之等待時間。此外,揭示一個特殊 的事務辨識碼(ID)方法及電路Κ改進共用擓流排上之 後讀出規約而不致消耗過多之晶片或板面積。 圖3 (a)表示一根據本發明之實施例之一共用檷流 排系統300。此共用擓流排系統300之不同元件可製 造在一單~積體電路之上,在單一印刷電路板製成一組件 ,或利用多層印刷電路板製造。共用滙流排糸統3 0 0之 不同循流排裝置如滙流排裝置320,揠流排装置330 ,滙流排裝置340共用一個共用櫃流排390。在圖3 之實施例中,共用滙流排3 9 0包含一個位址滙流排3 5 0,一資料櫊流排3 6 0,及一控制?匪流排3 7 0。?握流 排糸統300亦有一選擇性之事務I D濯流排395。事 務I D_流排3 9 5除非在使用K下所述之事務I D計重 時,亦不需要。此外,在本發明之某些實施例中,位址及 資料信號係K時間多工化至單一位址/資料權流排上。 經濟部智慧財產局員工消費合作社印製 耦合至濯流排裝置320,330及340之位址終 端ADD R之位址櫃流排3 5 0用來傳送已請求或已寫入 之資料位址值。資料撊流排3 6 0係經由每一?涯流排裝置 之資料終端D A T A耦合至《流排載負資料於滙流排裝置 之間。 耦合至滙流排裝置之每一控制終端C T R L之控制擓 流排3 7 0傳送控制信號於擓流排裝置之間。視共用權流 本紙張尺度適用_國國家標準(CNS)A4規格(210 x 297公釐) A7 B7 五、發明說明(/y 排系統3 0 0之特殊實施例而定*控制滙流排3 7 0上使 用不同控制信號。例如,在一同步設計中,一時脈信號C LK出現在控制櫃流排370上。在一同步設計中,控制 信號如資料有效及承認信,號可在控制滙流排3 7 0上出現 。其他可在控制揠流排3 7 0上使用之信號包括轉移大小 ,讀出/寫入*位址緩衝器滿,資料媛衝器滿,位址媛衝 器空,資料緩衝器空,裝置備妥.,再設定,請求大小及資 料備妥等。 使用共用3 9 0之每一滙流排裝置均_合至一滙流排 仲裁器3 1 0。特別是每一滙流排裝置有一權流排諳求輸 出終端RM請求使用共用榧流排3 9 0,及一滙流排許可 輸入终端GK接收一許可信號,目的地I D輸出終端D — I DK驅動一目的地I D至櫃流排仲裁器3 1 0,及一裝 置選擇輸入終端D S在櫃流排装置為揠流排受控器時K接 收一裝置選擇信號。滙流排仲裁器310有一滙流排諝求 輸入終端11_乂供每一 m流排裝置之用,一檷流排許可輸 出終端G — X,目的地I D輸人終端0_1 D_X,及一 裝置選擇輸出終端D S_X分別對應終端流排裝置上之 終端R,G,D_I D,及DS。請求滙流排裝置上之終 端G上接收一許可有效狀態,於是變成滙流排主控器。 當發出一請求時,撊流排如_流排3 2 0在襴流排装 置3 2 0之流排請求輸出終端R上驅動一請求有效狀態 ,並經由?匯流排裝置320之目的地I D終端送出一目的 -16- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閲讀背面之注意事項再填寫本頁) -------訂-------:!線, 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明ό千) 地I D至擓流排仲裁器3 1 0。目的地I D用來指示那個 揠流排装置變成擓流排受控器。每一擓流排裝置被指定一 個唯一目的地I D,所以擓流排仲裁器3 1 0可K解碼目 的地I D K決定那個擓流排裝置將為循流排受控器。例如 ,擓流排装置3 2 0想與灌流排装置3 4 0通訊,滙流排 裝置320將在其目的地ID終端D_ID上發出滙流排 装置340之目的地I D,其上有一請求有效狀態於m流 排裝置3 2 0之滙流排請求輸出终端R上。 如共用_流排390可被使用,滙流排仲裁器3 1 0 允許流排裝置320使用共用擓流排390,其方式為 驅動一許可有效狀態於耦合至滙流排裝置3 2 0之櫃流排 許可輸入終端G之流排許可輸出終端G_1上。擂流排 仲裁器3 1 0亦驅動一選擇有效狀態至裝置選擇輸出終端 DS_N,此終端耦合至所欲之?握流排受控器之裝置選擇 終端D S。滙流排装置3 2 0變成_流排主控器,而檷流 排裝置3 4 0則變為_流排受控器。由於循流排裝置3 4 ---;---------ί X--------訂---------線/ 一: .—\ (諳先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 轉置一 擓流IB 料裝送 即擓一 資排發 ,一由 一流 Μ 態每正 次滙間 狀在排 解。時 之,流 瞭 ο 費 排中ΙΒ ο 4 浪 流例當 4 3 必 擓施, 3 置不 實實端 置裝器 證一終 裝排控。能之用 排流主器須明佔 流揠排控必發排 ?i至流受 ο 本流 , 送櫃排 1 在榧 號傳之流 3 。用 信求中櫊器用專 擇請例動裁使有 選移此啟仲被備 置轉即M排正均 裝料,址流否上 收資 0位?1是置 接或 2 置 排裝 ο 移 3 裝 流排 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 A7 Β7 玉、發明說明([<) 流排裝置使用時,此擓流排裝置即驅動一佔媒有效狀態於 擓流排佔線终端上。滙流排仲裁器3 1 0可有一輸入終端 供每一装置之每一榧流排佔線終端,或者所有擓流排裝置 均共用一個共用滙流排佔線信號,該信號僅能在裝置為一 一擓流排主控器時被驅動。擓流排仲裁器3 1 0監視滙流 排佔線信號Μ決定榧流排1 9 1何時有空。在本發明另一 實施例中,循流排主控器利用流排請求信號以通知滙流 排仲裁器3 1 0擓流排是否仍然在使用中。特別是揠流排 主控器在擓流排主控器與撊流排已结束之後保持一擓流排 有效狀態於·流排主控器之滙流排諳求輸出終端R。一旦 ?匯流排主控器工作结束,滙流排主控器驅動一請求無效狀 態於m流排主控器之擓流排請求輸出终端R上。因此,滙 流排仰裁器310可K監視擓流排主控器之擓流排諝求信 號K決定擓流排何時可用。 圖3 (b)表示一滙流排仲裁器之一實施例。仲裁單 元3 1 2監視所有滙流排請求輸人终端11_乂並根據優先 計畫驅動一許可有效狀態至適當之?握流排輸出終端〇_乂 。仲裁軍元3 1 2亦控制多工器3 1 4,該多工器耦合至 目的地I D輸入終端0_1 D_X,俾使多工器3 14能 電耦合次一榧流排主控器之目的地I D終端至解碼器3 1 6將來自多工器3 1 4之目的地I D解碼Μ驅動次擓流排 受控器之裝置選擇終端。 覼4表示本發明一實施例之同步共用擓流排之滙流排 -1 8 - 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) —-----------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) A7 A7 經濟部智慧財產局員工消費合作社印製 _____B7_ 五、發明說明(ιΧ) 自裝置340至擓流排3 3 0資料寫入之撊流排仲裁定時 圖。在時脈信號CLK之升起邊緣402,揠流排装置3 4 0驅動在?匯流排裝置3 4 0之灌流排請求輸出終端R上 之請求信號RE QUE S Τ為一請求有效狀態,及驅動一 目的地I D 4 2 2 Κ指示揠流排仲裁器3 1 0之理想_流 排受控器330。在時脈信號CLK之稍後升起邊緣40 3,_流排仲裁器3 1 0將在溻流排裝置3 4 0之滙流排 許可輸入終端G上之許可信號G RAN Τ驅動為一許可有 效狀態。在升起邊緣4 0 3,擓流排仰裁3 1 0驅動一選 擇有效狀2態至_流排裝置之裝置選擇輸人終端DS,該 濯流排裝置對應發出目的地I D之滙流排装置340,在 此例中即揠流排裝置330。榧流排装置340於是變成 共用滙流排390之擓流排主控器,而摑流排装置330 則成為滙流排受控器。由於擓流排受控器與擓流排主控器 係同時被選擇,擓流排主控器可在次一升起邊緣,即升起 邊緣404開始轉移資料。因此,榧流排主控器可在升起 逢緣4 0 4時驅動位址值4 5 3至位址襬流排3 5 0及資 料值463至資料流排360。因此,與圖1之共用?匯 流排1 90相比較,使用一目的地I D及装置選擇可減低 共用Μ流排3 9 0之等待時間。 如?握流排主控器意欲自攉流排受控器讀出資料,其時 序將與圖4說明者相同,除了m流排受控器在時脈信號c L K之升起邊緣寫入資料滙流排3 6 0之資料則除外。已 -19- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) ,---.--------·ν、衣--------訂---------線 (請先閲讀背面之注意事項再填寫本頁) A7 --------!___B7___ 五、發明說明((1) 標示讀出將使用與圖4所示相同之定哼,除非並未發出資 料值463。在稍後時間,目前之擓流排受控器發起一寫 入轉移K回應此一已標示讀出。 為了進一步減低共用?雇流排3 9 0之仲裁之等待時間 ,自權流排仲裁器310之許可信號與装置選擇信號可使 其為同步。例如,簡單組合之邏輯可與請求信號及不同之 _流排狀態信號共用以產生許可信號。同理,簡軍之組合 邏輯可用來將目的地I D予K解碼以產生装置選擇信號。 因此,如共用擓流排3 9 0在收到請求時未佔線,請求擓 流排裝置之擓流排許可輸入終端G可被驅動至許可有效狀 態,正如在同一時脈週期期間,揠流排請求輸出終端R被 驅動至一請求有效狀態一樣。同理,理想擓流排受控器之 裝置選擇輸入終端D S在相同之時脈通期被驅動至一選擇 有效狀態。衹要存在於榧流排裝置中之任何設定之時間眼 制得Μ滿足,請求?i流排裝置可在請求信號證實後,在次 一時脈週期使用共用循流排390。本發明之某些實施例 利用一完全同步揠流排K進一步減少等待時間。 執行已標示讀出,可利用事務I D?ll流排395 K有 效地標示每一已標示讀出需求。圖5表示之定時圖說明事 務I Dm流排395之利用。因為已標示之讀出之榧流排 仲裁與圖4之資料寫入相同,根據升起邊緣402及40 3發生之請求,許可及受控器選擇步驟之敘述未予重複。 但在升起邊緣5 04時,?Ϊ流排主控器驅動位址值5 5 3 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) %---- 訂---------線 經濟部智慧財產局員工消費合作社印製 A7 __B7__ 五、發明說明(//) (請先閱讀背面之注意事項再填寫本頁) 至位址m流排350及事務I D值563至事務I D擓流 排3 95。事務I D分成一請求者I D及一請求事務I D 。請求者I D之最小尺寸與使用共用擓流排3 90之數目 有關。每一櫊流排裝置被指定一唯一諝求者ID。如事務 ID揠流排395使用於擓流排糸統300所用之榧流排 仲裁計畫共用,諝求者I D可與每一滙流排裝置之目的地 I D相等。但,如一事務I D滙流排被加至滙流排系統1 0 0,請求者I D可根據每一滙流排裝置之位址或任何其
他計畫而指定,衹要該?匯流排裝置有一特殊的申請者I D 0 循流排主控器決定讅求事務I D之特殊值並請求該請 求事務I D標示每一請求。每一已標示之讀出諸求應收到 一唯一請求事務I D。但,一旦已標示之讀出請求已經完 成,完成之已標示讀出請求之請求事務I D可被再使用。 經濟部智慧財產局員工消費合作社印製 當擓流排受控器收到已標示之讀出請求,滙流排受控 器將完全事務I D與請求之位址加K儲存。當櫊流排受控 器能回應此已標示之讀出請求時,丨匯流排受控制器即將申 請者I D解碼決定那個_流排裝置發出此讀出請求。榧流 排受控器請求使用共用榧流排3 0 0並發出原始事務I D 及申請之資料副本至原始流排主控器。因為滙流排主控 器收到事務I D之副本後,擓流排主控器即可決定那個已 標示之讀出請求已完成。 圖6說明可利用事務I D?fl流排395之擓流排裝置 -21- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 經濟部智慧財產局員工消費合作社印製 A7 ___B7__五、發明說明((I) 之一實施例。在圖6中,?涯流排主控器6 1 0自流排 受控器620請求資料。利用在?B流排主控器6 1 0中之 位址產生器6 3 0以產生理想之位址值於位址滙流排3 5 0之上。擓流排主控器610之計數器650產生一請求 事務I D。為每一標示之讀出申請,計數器650均將讀 求事務I D作一個增量。因此,衹要計數器6 50足夠大 以保證計数器6 5 0之轉過不發生在已標示之讀出已完成 K前即可,每一已標示之讀出請求收到一不同之諳求事務 ID。計数器650之輸出及揠流排主控器610之請求 者ID被驅動至事務ID滙流排395上。計數器650 之輸出亦送至I D儲存器6 9 0,其儲存未解決之已標示 讀出請求之請求事務I D。未解決之已標示讀出讅求之數 目受到請求事務ID之數目所限制,該事務ID可儲存於 I D儲存器690中。揠流排主控器6 1 0利用比較器6 4 0,其自事務擓流排3 9 5上之擓流排受控器6 2 0接 收進入之事務I D,K將儲存於I D儲存器690中之進 入之請求事務I D與請求事務I D加Μ比較決定那一標示 之請求已完成。 擓流排受控器620儲存自擓流排主控器610之已 標示讀出請求。位址鎖存器6 6 0儲存來自位址擓流排3 50之諝求位址。ID鎖存器670儲存來自事務ID?暖 流排3 9 5之事務I D。當由儲存之位址指出之資科可用 時,解碼器680將來自I D鎖存器670之事務I D中 ---- ------ ^^ Ύ! — !— 訂----- ---線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) A7 B7 五、發明說明(〆) 之請求者部分加Μ解碼K決定那個滙流排装置作出已標示 之讀出請求。如使用榧流排糸統300之仲裁計畫,解碼 器680驅動適當之目的地I D至滙流排受控器620之 目的地ID終端D_ID UB流排受控器620在回應標 示讀出請求時變成擓流排主控器。如使用一般滙流排仲裁 計畫、解碼器680提供適當之位址至一位址產生器(未 示出)° 圖7表示本發明一實施例之電腦系统7 0 0之詳细方 瑰圖,該系統700併入目的地I D檷流排仲裁及事務I D請求標示。特別是該主電腦7〇〇有一主處理器71〇 ,如一 X8 6相容處理器,耦合至一標準PC I擓流排7 05。大量儲存單元7 1 4經由大量儲存界面7 1 2耦合 至PC I?雇流排。大量儲存單元7 1 4可能為一磁碟驅動 器,CD_R0MS,光磁磲或磁片等。一共同處理系統 720亦利用一 PC I界面742耦合至PC I?B流排7 0 5。共同處理系統7 2 0為一多媒介信號處理器。在圖 7中之實施例中,共同處理軍元720有一第一 CPU7 2 2及第二C P U 7 2 4耦合至一超高速緩衝儲存器次糸 統726。在共同處理糸統720之一實施例中,處理器 7 2 2為一 ARM7微處理器及處理器7 24為一向量共 同處理器。 高速媛衝儲存器次系統7 2 6為耦合至第一共用滙流 排7 2 8,第二共用?涯流排7 3 0及一事務I D丨握流排7 -23- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) (請先閱讀背面之注意事項再填寫本頁) --訂---------線 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明(y\ ) 32。共用擓流排728係供慢速装置如I/O控制器7 34及UART (通用不同步接收機/發射機)736之 用。共用榧流排7 3 0係供高速裝置如記憶體控制器7 3 8,DMA控制器740及PC I界面742之用。 共用?匿流排730利用一目的地I D高速緩衝儲存器 伸裁系統如上所逑者。高速鑀衝髂存器次系統7 2 6 *記 憶體控制器738,DMA控制器740,及PCI界面 7 4 2等均為揠流排裝置。揠流排仲裁器7 5 0耦合至揠 流排裝置*執行揠流排仲裁如上所述。此揠流排装置亦使 用事務I D滙流排732K作事務諝求標記,如上所述。 不同之流排装置之特別實施例與本發明無關聯。但 有關DMA控制器之细節,諝參考共同申請之美國專利申 請序號 H0. _______標題為:DMA Controller Which
Receives Size Data for Each DMA Channel,”由 Amjad Z. Qureshi等人所申請,代理人登錄號NO . M-4413 ;共同申 請人美國專利申請序號NO.______標題為Simultaneous
Data Transfer Through Read and Write Buffers of A DMA Controller”申請人Kab Ju Moon等人,代理人登錄號 NO. M- 4 4 0 0 ;及美國申請美國專利申請序號N0._____標題 為” DMA Controller With Channel Tagging”由”Kab Ju Moon等人申請,代理人登錄專別NO. M-44Q3。上述所列之 三項申請人之主題併入此間Μ供參考。有關P C I控制器之 進一步细節,請參考共同申請之美國專利申請序號 -24- 本纸張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐) 广—.—---------------^---------^ (請先閱讀背面之注意事項再填寫本頁) Α7 Β7 玉、發明說明(》) NO_______標題為”PCI INTERFACE SYfJCHTONIZATION” 由
Kevin Chiang等人申請,代理人登錄號NO. M- 4404,其申 請亦併入此間K供參考。有翮高速媛衝儲存控制器之進一 步细節,請參考美國專利申序號NO. 0 8/ 697,102,標題 為” MULTIPROCESSOR OPERATION IN A MULTIMEDIA SIGNAL PROCESSOR” 由 Le Trong Nguyen 所申譆,亦併入 此間K供參考。 上述之本發明结構之不同實施例僅供說明本發明之原 則,但無意限制所述之本發明特別的實施例之範圍。根據 此一揭示,精於此技藝人士可在本發明之範圍内限定櫃流 排,事務I D產生器,控制櫃流排,鎖存器,FIFOs,滙流 排装置,_流排仲裁器,控制線之其他實施及利用此等備 選特性Μ創建一低等待時間之擓流排系統。 (請先閱讀背面之注意事項再填寫本頁) --------訂---------綠 經濟部智慧財產局員工消費合作社印製 -25- 本紙張尺度適用中國國家標準(CNS)A4規格(210 X 297公釐)

Claims (1)

  1. 煩請务員明示8a:ΐ·ί月.日所提之 經濟部智慧財產局員工消費合作社印製 修£..4^-#隻5::、^:'$^.-^是否^^#正 A8 B8 C8 D8 六、申請專利範圍 18'’ ' " 1 ♦—種流排通訊系統包括: 一共用?涯流排; 多數耦合至共用循流排之滙流排裝置;及 一 _流排仲裁器具有: 一仲裁單元耦合後以自循流排裝置接收多數請求信號 及提供一許可信號以自多數流排裝置中選出一個第一?膳 流排裝置K為共用檷流排之灌流排主控器;及 一選擇電路耦合後K自滙流排裝置接收裝置辨識信號 及提供一裝置選擇信號至滙流排裝置,其中之選擇電路宣 稱該裝置選擇信號K自多數?握流排裝置中選出第二流排 裝置K作為共用?歴流排上之榧流排受控器。 .2 *如申請專利範園第1項之榧流排通訊糸統,其中 之選擇電路選擇第二權流排裝置K對應自第一?ϋ流排裝置 之裝置辨識信號。 3 ♦如申請專利範圍第1項之_流排通訊系統,其中 該第一循流排裝置同時驅動一個第一?Β流排請求信號及多 數裝置之第一個裝置辨識信號。 4 *如申請專利範圍第1項之·流排通訊糸統,其中 該禰流排仲裁器同時提供一許可信號及裝置選擇信號。 5 ·如申請專利範圍第1項之擓流排通訊系統,其中 該共用m流排包括一位址_流排,一資料滙流排及一控制 ?匯流排。 6 ·如申請專利範圍第1項之?匯流排通訊系統,尚包 -1- 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公嫠)~~~ (請先閲讀背面之注意事項再填寫本頁)
    煩請务員明示8a:ΐ·ί月.日所提之 經濟部智慧財產局員工消費合作社印製 修£..4^-#隻5::、^:'$^.-^是否^^#正 A8 B8 C8 D8 六、申請專利範圍 18'’ ' " 1 ♦—種流排通訊系統包括: 一共用?涯流排; 多數耦合至共用循流排之滙流排裝置;及 一 _流排仲裁器具有: 一仲裁單元耦合後以自循流排裝置接收多數請求信號 及提供一許可信號以自多數流排裝置中選出一個第一?膳 流排裝置K為共用檷流排之灌流排主控器;及 一選擇電路耦合後K自滙流排裝置接收裝置辨識信號 及提供一裝置選擇信號至滙流排裝置,其中之選擇電路宣 稱該裝置選擇信號K自多數?握流排裝置中選出第二流排 裝置K作為共用?歴流排上之榧流排受控器。 .2 *如申請專利範園第1項之榧流排通訊糸統,其中 之選擇電路選擇第二權流排裝置K對應自第一?ϋ流排裝置 之裝置辨識信號。 3 ♦如申請專利範圍第1項之_流排通訊系統,其中 該第一循流排裝置同時驅動一個第一?Β流排請求信號及多 數裝置之第一個裝置辨識信號。 4 *如申請專利範圍第1項之·流排通訊糸統,其中 該禰流排仲裁器同時提供一許可信號及裝置選擇信號。 5 ·如申請專利範圍第1項之擓流排通訊系統,其中 該共用m流排包括一位址_流排,一資料滙流排及一控制 ?匯流排。 6 ·如申請專利範圍第1項之?匯流排通訊系統,尚包 -1- 本紙張尺度逋用中國國家標準(CNS ) A4規格(210X297公嫠)~~~ (請先閲讀背面之注意事項再填寫本頁)
    六、申請專利範圍 括一耦合至該_流排裝置之事務I D 流排。 (請先閱讀背面之注意事項再填寫本頁) 7 ·如申諝專利範圍第6項之循流排通訊系統,其中 該第一?ϋ流排裝置包括一計數器耦合至一處Μ產生一事務 I D於該事務I D 流排上。 8 *如申請專利範園第6項之榧流排通訊糸統,其中 該第二循流排裝置包括一ID鎖存器耦合至一處Κ儲存該 事務ID於該事務ID榧流排上。 9 · 一種用於共用揠流排乏滙流排仲裁方法,該共用 ?塵流排耦合至多數擓流排装置,該方法包括: 由第一該_流排請求使用該共用滙流排; 由該第一_流排裝置並驅動一對應該第二權流排裝置 之I D值至一?匯流排仲裁器; 由該流排仲裁器許可該第一·流排裝置使用該共用 ?匿流排;及 由該流排仲裁器選擇該第二禰流排装置作為一擓流 排控器。 經濟部智慧財產局員工消費合作社印製 1 0 ·如申請專利範圍第9項之撊流排仲裁方法,其 中該第一?匯流排裝置之請求及由該第一流排裝置之驅動 係同時發生。 1 1 *如申請專利範圍第9項之涠流排仲裁方法,其 中該流排仲裁器之許可及該m流排伸裁器之選擇係同時 發生。 1 2 · —種檷流排通訊系統包括: -2- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8、申請專利範圍 —個第一灌流排裝置; 一個第二?8流排装置; 一個第三?雇流排裝置; 一個共用權流排Μ轉移位址及資料,耦合該第一?屋流 排装置至該第二流排裝置;及 一個事務I D?ti流排Κ轉移事務I D值,耦合該第一 滙流排裝置至第二_流排裝置。 1 3 ♦如申請專利範圍第ί 2項之櫃流排通訊糸統, 其中該第一揠流排裝置尚包括一計數器耦合後Μ提供一計 數值作為由該事務I D?涯流排所載負之事務I D值之至少 一部分。 1 4 ♦如申請專利範圔第1 3項之_流排通訊糸統, 其中該第一攉流排裝置尚包括: 一個比較器耦合至該事務ID擓流排;及 一儲存元件具有一寫入口耦合至該計數器及一讀出口 耦合至該比較器。 1 5 ·如申請專利範圍第1 2項之_流排通訊系統, 其中該第二櫃流排裝置尚包括一鎖存器耦合後K鎖存及儲 存自該事務I D ?匯流排之事務I D值。 1 6 ·如申請專利範圍第1 5項之權流排通訊糸統, 其中該第二?圍流排裝置尚包括一解碼器耦合至該鎖存器。 1 7 ♦如申請專利範圍第1 2項之權流排通訊糸統, 其中該第二撊流排裝置尚包括一FIF0耦合後K儲存自 請 先 閣 之 注 事 項 .再
    訂 本紙張尺度逋用中國國家梯準(CNS ) A4規格(210X297公釐) A8 B8 C8 ____D8_ 六、申請專利範圍 言亥事務ID ?匯流排之事務ID值。 1 8 *如申請專利範圍第1 7項之滙流排通訊系統, 其中該第二擓流排裝置尚包括耦合至FIF0之解碼器。 1 9 *如申讅專利範圍第1 1項之擓流排通訊系統, 其中該第一滙流排裝置在一讀出請求期間驅動一第一事務 iD值至該事務id·流排之第二擓流排装置。 2 0 ♦如申請專利範圍第1 9項之滙流排通訊系統, K中該第二榧流排装置在回應該謓出請求之期間驅動該第 —事務I D值至該事務I D上之第一擓流排裝置上。 2 1 ·如申請專利範圍第1 9項之禰流排通訊系統, 其中該第一循流排事務I b值包括一請求者I D值及一請 求事務I D值。 22 ♦如申請專利範圍第1 9項之滙流排通訊糸統, 其中該申請者I D值對應該第一?雇流排裝置。 2 3 · —種用於轉移第一滙流排上之資訊之方法,該 方法包括: 經濟部智慧財產局員工消費合作社印製 合 值 耦 D 4ΤΠ I—_ 求 務 請 事 置 之 裝 排 排 流 流 ·,滙 _ 訊一 一 資第 第之在 之排一 排流動 流滙驅 二置 一 第裝 第之排 該排流 至流滙 合榧一 耦一 該 由第由 該 〃至 匯 9ί 1 第 該 在 應 回 訊 資 I 該 務 射 事 發 該 已 動 Κ ; 驅 置置置 裝裝裝 bb* hl·. kh 0 0 0 流流流 握匯 s XVI \v( 91二 一二 第第第 該之該 由上由 hl·. 流 •1U. 流 握 XYI- 二 第 於 值 D 準 標 家 國 國 中 |用 A8 B8 C8 D8 、申請專利範圍 上。 24 ·如申請專利範圔第23項之方法,其中該灌流 排傳務I D值包含辨識該第一?匯流排之諝求者值。 25 ·如申請專利範圍第23項之方法,其中該請求 之資訊及由第一丨11流排装置之驅動係同時發生。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 5- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
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Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6311245B1 (en) * 1998-06-05 2001-10-30 Micron Technology, Inc. Method for time multiplexing a low-speed and a high-speed bus over shared signal lines of a physical bus
US6425041B1 (en) 1998-06-05 2002-07-23 Micron Technology, Inc. Time-multiplexed multi-speed bus
US6535520B1 (en) * 1998-08-14 2003-03-18 Cisco Technology, Inc. System and method of operation for managing data communication between physical layer devices and ATM layer devices
US6732208B1 (en) * 1999-02-25 2004-05-04 Mips Technologies, Inc. Low latency system bus interface for multi-master processing environments
US6401151B1 (en) * 1999-06-07 2002-06-04 Micron Technology, Inc. Method for configuring bus architecture through software control
US6425029B1 (en) * 1999-06-07 2002-07-23 Micron Technology, Inc. Apparatus for configuring bus architecture through software control
US6457078B1 (en) * 1999-06-17 2002-09-24 Advanced Micro Devices, Inc. Multi-purpose bi-directional control bus for carrying tokens between initiator devices and target devices
US6490642B1 (en) 1999-08-12 2002-12-03 Mips Technologies, Inc. Locked read/write on separate address/data bus using write barrier
US6493776B1 (en) * 1999-08-12 2002-12-10 Mips Technologies, Inc. Scalable on-chip system bus
US6604159B1 (en) 1999-08-12 2003-08-05 Mips Technologies, Inc. Data release to reduce latency in on-chip system bus
US6681283B1 (en) 1999-08-12 2004-01-20 Mips Technologies, Inc. Coherent data apparatus for an on-chip split transaction system bus
JP2001092776A (ja) * 1999-09-20 2001-04-06 Toshiba Corp 情報処理システム
US6678803B2 (en) * 1999-11-03 2004-01-13 Micron Technology, Inc. Method and device to use memory access request tags
US6721835B1 (en) * 2000-09-19 2004-04-13 Intel Corporation Method and apparatus for minimizing bus contention for I/O controller read operations
EP1320841A1 (en) * 2000-09-28 2003-06-25 Scientific Learning Corp. Method and apparatus for automated training of language learning skills
US6678767B1 (en) * 2000-10-06 2004-01-13 Broadcom Corp Bus sampling on one edge of a clock signal and driving on another edge
US7076586B1 (en) * 2000-10-06 2006-07-11 Broadcom Corporation Default bus grant to a bus agent
US6957290B1 (en) 2000-10-06 2005-10-18 Broadcom Corporation Fast arbitration scheme for a bus
US6816932B2 (en) * 2000-10-06 2004-11-09 Broadcom Corporation Bus precharge during a phase of a clock signal to eliminate idle clock cycle
KR20020058331A (ko) * 2000-12-29 2002-07-12 엘지전자 주식회사 메시지 전송 시스템에서의 폭주 제어 방법
US20040010652A1 (en) * 2001-06-26 2004-01-15 Palmchip Corporation System-on-chip (SOC) architecture with arbitrary pipeline depth
US6868476B2 (en) * 2001-08-27 2005-03-15 Intel Corporation Software controlled content addressable memory in a general purpose execution datapath
US7487505B2 (en) * 2001-08-27 2009-02-03 Intel Corporation Multithreaded microprocessor with register allocation based on number of active threads
US7216204B2 (en) * 2001-08-27 2007-05-08 Intel Corporation Mechanism for providing early coherency detection to enable high performance memory updates in a latency sensitive multithreaded environment
US7225281B2 (en) * 2001-08-27 2007-05-29 Intel Corporation Multiprocessor infrastructure for providing flexible bandwidth allocation via multiple instantiations of separate data buses, control buses and support mechanisms
US7145903B2 (en) * 2001-09-06 2006-12-05 Meshnetworks, Inc. Multi-master bus architecture for system-on-chip designs
US7610451B2 (en) * 2002-01-25 2009-10-27 Intel Corporation Data transfer mechanism using unidirectional pull bus and push bus
US7337275B2 (en) * 2002-08-13 2008-02-26 Intel Corporation Free list and ring data structure management
US7206878B2 (en) * 2003-01-08 2007-04-17 International Business Machines Corporation Voltage level bus protocol for transferring data
US6996654B2 (en) * 2003-05-09 2006-02-07 Hewlett-Packard Development Company, L.P. Systems and methods for generating multiple transaction identifiers to reduced latency in computer architecture
US7213099B2 (en) * 2003-12-30 2007-05-01 Intel Corporation Method and apparatus utilizing non-uniformly distributed DRAM configurations and to detect in-range memory address matches
US7296109B1 (en) * 2004-01-29 2007-11-13 Integrated Device Technology, Inc. Buffer bypass circuit for reducing latency in information transfers to a bus
US7143220B2 (en) * 2004-03-10 2006-11-28 Intel Corporation Apparatus and method for granting concurrent ownership to support heterogeneous agents in on-chip busses having different grant-to-valid latencies
US7487327B1 (en) 2005-06-01 2009-02-03 Sun Microsystems, Inc. Processor and method for device-specific memory address translation
US7533191B2 (en) * 2006-06-30 2009-05-12 Intel Corporation Methods and arrangements for devices to share a common address on a bus
US8127309B1 (en) 2006-11-10 2012-02-28 Marvell International Ltd. Secure digital input/output interface system
KR101355626B1 (ko) * 2007-07-20 2014-01-27 삼성전자주식회사 네트워크 제어 장치
JP2009026136A (ja) * 2007-07-20 2009-02-05 Nec Electronics Corp マルチプロセッサ装置
JP2009026135A (ja) * 2007-07-20 2009-02-05 Nec Electronics Corp マルチプロセッサ装置
TW201001289A (en) * 2008-06-27 2010-01-01 Silicon Motion Inc Embedded system and hardware setting method
JP5382003B2 (ja) * 2009-02-02 2014-01-08 富士通株式会社 調停装置
DE102010039782A1 (de) * 2010-08-26 2012-03-01 Robert Bosch Gmbh Verfahren zur Durchführung einer Kommunikation
US9635093B2 (en) * 2012-11-28 2017-04-25 Sap Ag Slave side transaction ID buffering for efficient distributed transaction management
US20140164659A1 (en) * 2012-12-06 2014-06-12 Wasim Quddus Regulating access to slave devices
US9940614B2 (en) * 2013-04-11 2018-04-10 Mx Technologies, Inc. Syncing two separate authentication channels to the same account or data using a token or the like
US10592441B2 (en) 2017-05-10 2020-03-17 Qualcomm Incorporated Bus communication enhancement based on identification capture during bus arbitration
KR102489255B1 (ko) * 2021-03-31 2023-01-17 주식회사 럭스로보 모듈 어셈블리 및 그의 멀티 마스터 통신방법
CN117891771B (zh) * 2024-03-14 2024-05-28 艾德克斯电子(南京)有限公司 一种多模组数据交互设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265257A (en) * 1990-06-22 1993-11-23 Digital Equipment Corporation Fast arbiter having easy scaling for large numbers of requesters, large numbers of resource types with multiple instances of each type, and selectable queuing disciplines
JP3411300B2 (ja) * 1992-02-18 2003-05-26 株式会社日立製作所 情報処理装置
DE69319763T2 (de) * 1992-03-04 1999-03-11 Motorola, Inc., Schaumburg, Ill. Verfahren und Gerät zur Durchführung eines Busarbitrierungsprotokolls in einem Datenverarbeitungssystem
US5838894A (en) * 1992-12-17 1998-11-17 Tandem Computers Incorporated Logical, fail-functional, dual central processor units formed from three processor units
JPH06231074A (ja) * 1993-01-29 1994-08-19 Nec Corp システムバスの多重アクセス方式
US5574868A (en) * 1993-05-14 1996-11-12 Intel Corporation Bus grant prediction technique for a split transaction bus in a multiprocessor computer system
US5475850A (en) * 1993-06-21 1995-12-12 Intel Corporation Multistate microprocessor bus arbitration signals
US5615343A (en) * 1993-06-30 1997-03-25 Intel Corporation Method and apparatus for performing deferred transactions
US5613075A (en) * 1993-11-12 1997-03-18 Intel Corporation Method and apparatus for providing deterministic read access to main memory in a computer system
US5533204A (en) * 1994-04-18 1996-07-02 Compaq Computer Corporation Split transaction protocol for the peripheral component interconnect bus
US5546546A (en) * 1994-05-20 1996-08-13 Intel Corporation Method and apparatus for maintaining transaction ordering and arbitrating in a bus bridge
EP0695999A3 (en) * 1994-06-30 1998-07-08 Digital Equipment Corporation System bus with separate address and data bus protocols
US5535363A (en) * 1994-07-12 1996-07-09 Intel Corporation Method and apparatus for skipping a snoop phase in sequential accesses by a processor in a shared multiprocessor memory system
US5802055A (en) * 1996-04-22 1998-09-01 Apple Computer, Inc. Method and apparatus for dynamic buffer allocation in a bus bridge for pipelined reads
US5925120A (en) * 1996-06-18 1999-07-20 Hewlett-Packard Company Self-contained high speed repeater/lun converter which controls all SCSI operations between the host SCSI bus and local SCSI bus

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Publication number Publication date
KR100245818B1 (ko) 2000-03-02
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