TW305031B - - Google Patents
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- 238000000034 method Methods 0.000 claims description 20
- 230000008569 process Effects 0.000 claims description 10
- 230000007246 mechanism Effects 0.000 claims description 7
- 238000012545 processing Methods 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 2
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 238000009434 installation Methods 0.000 claims 1
- 230000004044 response Effects 0.000 description 13
- 238000012795 verification Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000012790 confirmation Methods 0.000 description 3
- 230000002079 cooperative effect Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012552 review Methods 0.000 description 2
- HRANPRDGABOKNQ-ORGXEYTDSA-N (1r,3r,3as,3br,7ar,8as,8bs,8cs,10as)-1-acetyl-5-chloro-3-hydroxy-8b,10a-dimethyl-7-oxo-1,2,3,3a,3b,7,7a,8,8a,8b,8c,9,10,10a-tetradecahydrocyclopenta[a]cyclopropa[g]phenanthren-1-yl acetate Chemical compound C1=C(Cl)C2=CC(=O)[C@@H]3C[C@@H]3[C@]2(C)[C@@H]2[C@@H]1[C@@H]1[C@H](O)C[C@@](C(C)=O)(OC(=O)C)[C@@]1(C)CC2 HRANPRDGABOKNQ-ORGXEYTDSA-N 0.000 description 1
- 238000012550 audit Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000802 evaporation-induced self-assembly Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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Description
A7 B7 3〇5〇31 五、發明説明(1 ) 發明領域: 本發明係有關一種可減少中央處理單元(C P U)匯流排上 時間延遲之裝置。更具體而言,本發明係有關一種可調 整電版系統中分割又易或遞延交易(deferred transaction) 之裝置及方法。 發明背景: 傳統上將匯流排區分爲C P U匯流排或輸入/輸出(〗/ 〇 ) 匯流排。處理器匯流排較短,通常爲高速度,而與記憶 體系統匹配’以便儘量提高記憶體-處理器之頻寬。相反 地,I /〇匯流排可能較長,可以設有多種與其相連接之 裝置’並且通常與其連接裝置之資料頻寬範圍較廣。1/ 0匯流排可經由一 I / 〇橋接器(bridge )記憶體控制器而連 接到記憶體,或利用c P U匯流排連接到記憶體。 可將CPU匯流排上的一典型交易分割成數個階段。匯流 排上的中介器(agent)可以是—處理器或一【/〇介面。該中 介器向匯流排提出要求,而開始一個交易。在一仲裁階段 中,各匯流排中介器在其之間仲裁,以便決定下—次的匯 流排主控裝置。一旦某一中介器在仲裁階段中赢得仲裁, 則孩中介器即在要求階段中將一要求放在匯流排上。在該 交易的錯誤階段中,所有的中介器檢查該要求是否有正確 的同位核對,且可通知可能的錯誤。所有的處理器將交易 要求的位址與其快取記憶體的内容比對,並於該交易的檢 核階段中指示比對的結果。檢核階段標示該交易中決定快 取記憶體資料的主控權及處理器記憶體存取的整體觀察點 本紙張尺度適用中家標準(CNS ) A峨格(2lGx297公董)" II 「裝 訂^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(2 ) 的一點。然後以一回應階段完成該交易,此時可發出有關 完成該交易的其他資訊。依據交易種類的不同,該交易中 可能出現一以要求啓動的資料階段、以回應啓動的資料階 段、或以檢核啓動的資料階段。 雖然一次可在C P U匯流排上發出多個交易,但是同樣時 間中每一階段只能有一個交易。當一交易長期佔據任何— 個階段,該交易將延遲後續的交易在c P u匯流排上執行。 在執行一有關將資料傳送到外部匯流排的處理器交易中, 設有多個處理器或設有可發出連續交易的管線化單—處理 器的電腦系統將會碰到延遲。例如,處理器I / 〇存取交易 通常要耗用數個時脈周期才能完成。I/O存取交易包括存 取諸如資料儲存裝置等I / 0裝置、或存取諸如快閃記憶體 等I /0匯流排上的記憶體。在將資料傳送到I / 0裝置或 自I /0裝置擷取資料的期間中,處理器繼續掌控資料匯流 排信號線。因而使其他的交易無法使用資料匯流排信號線 ,而產生時間延遲的問題。 因此,現在需要一種可減少處理器I/O存取交易在CPU 匯流排的瓶頸所引發的時間延遲。 發明概述: 本發明揭露了一種用於調整處理器在一匯流排上所發出 交易的遞延之交易遞延機構。一匯流排交易記錄器係搞 合到該匯流排,以便處理該匯流排上所發出交易之編碼 後信號。一交易處理器單元係搞合到該匯流排交易記錄 器、及該匯流排。當該交易處理器單元自該匯流排接收 ---------^'1裝— (請先聞讀背面之注意事項再填寫本萸) 訂 -5- 經濟部中央標準局員工消費合作社印製 305031 A? _______ B7 _ ,Ο v ------ 五、發明説明() 到一指示信號,指示有一遞延交易正在該匯流排上等候 發出時,以及當該匯流排上所發出交易之編碼後信號指 示該匯流排上所發出之交易是—遞延候選者時,則該交 易處理器單元遞延該匯流排上所發出之交易。 本發明揭露了 一種用於調整一現行交易的遞延之方法。 首先決定是否有一待處理的交易存在。然後決定該現行交 易是否爲可遞延的。最後,如果有待處理的交易存在,且 該現行交易是可遞延的,則遞延該現行交易。 附圖簡述: 若參照下文所述本發明所實施的各種特徵及要素之詳細 説明及各附圖’將可對本發明有更完整的了解。這些説明 及附圖的目的並非將本發明限於該特定實施例,而只是作 爲解釋及協助了解之用。 圖1示出在一電腦系統中實施的本發明之一實施例。 圖2是根據本發明的一交易遞延單元實施例之方塊圖。 圖3示出根據本發明的一主匯流排交易記錄器實施例。 圖4示出根據本發明的—交易處理器實施例。 圖5示出根據本發明的一 I / 〇匯流排介面實施例。 圖6 a示出如何在一傳統的電腦系統中發出交易。 圖6b示出一遞延交易所顯現的效能降低。 圖6 c示出如何利用根據本發明一實施例的交易遞延單元 發出遞延交易。 圖7是根據本發明而動態遞延處理器至I/O存取交易的 方法之流程圖。 本紙張尺度適用中國^i?7CNS) A4規格(210x^i n II 「裝 - - 产 (請先閱讀背面之注意事項再填寫本X) 訂 -·
五、發明説明(4 ) 經濟部中央標準局員工消費合作社印製 詳細説明: 本發明揭露了一種創新的交易遞延單元。在下列詳細説 明中,述及許多特定的細節,以便本發明可以徹底被了解 然而,熟悉本門技術者當可了解,在沒有這些特定細節 的情形下,亦可實施本發明。在其他的情形中,則並未詳 述一些習知的方法、程序、組件、及電路,以免模糊了本 發明。 圖1是本發明一實施例的電腦系統之方塊圖。該電腦系統 包含用於處理數位資料的處理器(101)。處理器(101)可以 疋一複雜指令集電腦(Complex Instruction Set Computing ; 簡稱CISC)微處理器、一精簡指令集電腦(Reduced
Instruction Set Computing ;簡稱RISC)微處理器、一極長指 令集(Very Long Instruction Word ;簡稱 VLIW )、或其他的 處理器裝置。圖1示出使用本發明的單一處理器電腦系統 之一實施例。然而’我們當了解,亦可將本發明實施於一 具有多個處理器的電腦系統。處理器(1〇])係耦合到C P u 匯流排(110 ),該c P U匯流排(11 〇 )在處理器(i 0 i )與電腦 系統中其他的組間之間傳送信號。記憶體(i i 3 )係耦合到 C P ϋ匯流排(11〇 ),且記憶體(丨13 )包含動態隨機存取記憶 體(DRAM)裝置、靜態隨機存取記憶體(SRAM)裝置、或其 他的記憶體裝置。記憶體(113 )儲存資訊或處理器(1 〇丨)執 行時的其他中間資料。橋接器記憶體控制器(丨i丨)係耦合到 C P U匯流排(110 )及記憶體(113 )。橋接器記憶體控制器 (111)導引處理器(101 )、記憶體(i丨3 )、及電腦系統中其他 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐) ---------裝------訂------1 . - 一 - (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 3CGG31 A7 B7 五、發明説明(5 ) 組件間之資料傳送,並將信號自這些組件橋接到高速I / 0 匯流排(120)。 I / Ο匯流排(120 )支援在高資料傳輸速率下運作的各周 邊裝置。匯流排(120)可以是單一匯流排、或多個匯流排 的結合。舉例而言,匯流排(120 )可包含周邊组件互連 (Peripheral Components Interconnect ;簡稱 PC I)匯流排、 一個人電腦記憶卡國際協會(Personal Computer Memory Card International Association ;簡稱 PCMCIA)匯流排、一 V L匯流排、或其他的匯流排。匯流排(120 )提供電腦系統 中各组件間之通訊鏈路。網路控制器(121)將一電腦網路連 結起來’並使各電腦之間得以通訊。顯示裝置控制器(丨22 ) 係耦合到高速I / Ο匯流排(120 )。顯示裝置控制器(122 )可 讓一顯示裝置耦合到電腦系統,且係作爲該顯示裝置與電 腦系統間之介面。顯示裝置控制器(122 )可以是一單色顯示 介面卡(Monochrome Display Adapter ;簡稱 MDA)、彩色 圖形介面卡(Color Graphics Adapter ;簡稱C G A)、增強圖 形介面卡(Enhanced Graphics Adapter ;簡稱 EGA)、多彩 色圖形陣列(Multi-Color Graphics Array ;簡稱 MCGA)介面 卡、視頻圖形陣列(Video Graphics Array ;簡稱VGA)介面 卡、延伸圖形陣列(Extended Graphics Array ;簡稱 XGA) 介面卡、或其他的顯示裝置控制器。顯示裝置可以是一電 視機、電腦監視器、平板顯示器、或其他的顯示裝置。顯 示裝置經由顯示裝置控制器(122)自處理器(101)接收資訊 及資料,並向電腦系統的使用者顯示資訊及資料。 -8 - 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) I 「裝 n ~~訂 I 气 '- 峰 (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央標準局貝工消費合作杜印製 -9 五、發明说明(6 I / 0匯流排(130 )係用於在較低傳輸速率下運作的各周 邊裝置之間傳送資訊。I/O匯流排(130)可以是一單一匯 流排、或多個匯流排之結合。舉例而言,匯流排(130)可 包含一工業標準架構(Industry Standard Architecture ;簡稱 ISA)匯流排、延伸工業標準架構(Extended Industry Standard Architecture ;簡稱EISA)匯流排、或微通道架構( Micro Channel Architecture ;簡稱 MCA)匯流排。匯流排 (130)提供電腦系統中各組件間之通訊鏈路。鍵盤介面 (132)可以是一鍵盤控制器或其他的鍵盤介面。鍵盤介面 (132 )可以是一專用裝置、或可設於諸如匯流排控制器或 其他控制器等另一裝置中。鍵盤介面(132)可將一键盤耦合 到電腦系統,並將信號自一鍵盤耦合到電腦系統。大量儲 存裝置(13 1 )可以是一硬碟機、軟碟機、光碟機、快閃記憶 裝置、或其他的大量儲存裝置。音訊控制器(Π3 )動作而協 調音訊之記錄及播放,且音訊控制器(丨33 )亦係耦合到I / 0匯流排(130)。匯流排橋接器(123)將匯流排(12〇)耦合 到匯流排(130)。匯流排橋接器(123)包含一轉換器,用以 橋接匯流排(120)與(130)間之信號。 在本發明的一實施例中,橋接器記憶體控制器(丨〗丨)包含 一交易遞延單元(112)。當一待處理的交易等候被發出時, 交易遞延單元(112)動作而遞延一耗用時間超過預定完成時 間長度的現行交易。交易遞延單元(112)亦動作而向處理器 (1〇1)指示:已經爲了分割交易的效能而遞延了現行交易。 當多個裝置同時想要在CPU匯流排(11〇)上通訊時,遞延 私紙張尺度適用中國國家標準(CNS ) A4规格(2丨〇χ297公釐 ----------- %* (請先聞讀背面之注意事項再填寫本頁) 訂_ 經濟部中央標準局員工消費合作社印製 305031 A7 B7 五、發明説明(7 ) 交易或分割交易增加了 C P U匯流排(110 )之有效匯流排頻 寬。在本發明的一實施例中,多個裝置可以是想要在CPU 匯流排(no)上通訊之多個處理器。當一交易被遞延時, 該交易被分割成一要求交易及一回應交易,該要求交易包 含一位址、控制資訊、及在寫入交易時之資料,而該回應 交易包含一傳送到處理器而通知該交易完成的訊息。如果 該交易是成功的’則該回應訊息可以是該交易已完成,而 如果該交易失敗了,則該回應訊息則是重新嘗試該交易。 通常是由目標裝置產生回應交易,以便完成原始被遞延的 CPU匯流排交易。在讀取的情形中,回應交易亦包含所要 求的資料。每一交易都被標示,以便處理器(1 〇 1 )識別達些 交易。在要求交易之後,即釋出CPU匯流排(110)。因而 在將該要求交易傳送到I / 〇裝置這段時間中空出c p U匯流 排(1 10 ),且可讓另一要求使用c P U匯流排(110 )。縱使在 I/O存取時並未發生實際的資料轉移,亦由處理器保有 C P U匯流排(110)上各資料匯流排信號線之使用權。在分 割交易中,只有在完成了讀取的要求交易之後,才可再度 開放C P U匯流排(110 )上各資料匯流排信號線的使用權。 分割交易增加了完成一個資料轉移或交易之時間。必須 取得C P U匯流排(1 1 〇 )的使用權兩次,一次係用於要求交 易,另一次係用於回應交易。必須有分割交易的通訊協定 ,以便追蹤在通訊中的其他裝置。橋接器記憶體控制器 (111)必須聯絡要求裝置開始匯流排交易的回應部分,因 而必須傳送該要求裝置之識別碼,並由記憶體系統保存該 _ - 10- 本紙張尺度適用中國國家標準(CNS ) Λ4规格(210X297公釐 ---------「裝------訂------^ ** (請先閲讀背面之注意事項再填寫本頁) A7 __B7 五、發明説明(8 ) 識別碼。只有在分割交易可增加整個電腦系統的有效c P U 匯流排(110 )頻寬時,交易遞延單元(π 2 )才動態地開始分 剖交易。交易遞延單元(112)缔結CPU集中的及I/O集中 的效能與基準間之系統效能平衡。 圖2示出本發明的交易遞延單元(112)之一實施例。交易 遞延單元(112)包含主匯流排交易記錄器(221)、交易處理 器(222 )、CPU延遲時間定時器(223 )、遞延件列狀態機 (224 )、及I / Ο匯流排介面單元(225)。主匯流排交易記錄 器(221)動作而記錄目前在CPU匯流排(11〇)上發出的各交 易。信號線(23 1 )將主匯流排交易記錄器與c p u匯流排 (110 )耦合。在本發明的一實施例中,主匯流排交易記錄 器(221 )自C P U匯流排(11 〇 )接收諸如位址信號、位元組起 動信號、及快取記憶體一致性信號等要求群組信號。主匯 流排交易記錄器(221)監視CPU匯流排(11〇)上的佇列,並 根據提出要求的時間而記錄CPU匯流排(11〇)上所發出交 易之資訊。主匯流排交易記錄器(22i)處理來自cpu匯流 排(Π 0 )之要求群组信號,並將一派發控制信號輸出到交易 處理器(222)。 經濟部中央標準局員工消费合作社印裝 交易處理器(222 )係搞合到主匯流排交易記錄器(221)。 交易處理器(222 )經由信號線(233 )自主匯流排交易記錄器 (221 )接收派發控制信號。交易處理器(222 )讀取來自主匯 流排交易記錄器(221 )中一交易仵列之派發控制信號,而 識別目前在C P U匯流排(11〇 )上所發出交易之類型。交易 處理器亦經由信號線(232)而直接自CPU匯流排(110)接收 ___- 11 - )Λ4規格(210X29 7公釐) 五、發明説明(9 ) A7 B7 經濟部中央標準局員工消費合作社印製 ,號。交易處理器(222)處理自CPU匯流排(11〇)接收之信 ,,而決定是否有一待處理的cPU匯流排交易等候發出。 當有—待處理的CPU匯流排交易等候發出,且當現行 CPU匯流排交易是一遞延候選者時,則交易處理器(222) 動作而遞延現行交易。可設定交易處理器(222)之程式,使 交易處理器(222 )以濾波器之方式動作,以便決定哪些交易 是遞延候選者,並決定哪些交易是不可遞延的。在本發明 的一實施例中,交易處理器(222)中之一狀態機將各處理器 I/O交易識別爲可能的遞延候選者。在本發明的另一實施 例中,交易處理器(205)中之一狀態機將處理器丨/o週期 、處理器岔斷確認週期、及處理器至快速I/c>匯流排特殊 週期、及寄存功能被抑制時的處理器至快速〗/〇匯流排記 憶體讀取及寫入週期識別爲可能的遞延候選者。已經保有 資料匯流排信號線的使用權有較長一段時間的交易通常是 不錯的遞延候選者。記憶體存取交易有固定的延遲時間, 且通常在較短一段時間中即可完成。因此,記憶體存取交 易不是分割交易的一個好候選者,因而不遞延此種交易。 CPU延遲時間定時器(223 )係耦合到交易處理器(222)。 ‘待處理的CPU匯流排交易等候在cpu匯流排(no)的 資料匯流排上被處理,且現行交易是一遞延候選者時,交 易處理器經由信號線(234)傳送一信號,而起動cpu延遲 時間定時器(223 )。CPU延遲時間定時器(223 )動作,以便 界定在另一待處理交易出現而遞延現行交易之前提供給完 成該現行交易之時間長度。CPU延遲時間定時器(223)可 -12- 表紙張尺度適用中國國家標隼(CNS ) A4規格(210X 297公瘦) (請先閲讀背面之注意事項再填寫本頁) .裝· -訂
發明説明(1Q A7 B7 經濟部中央標準局員工消費合作社印製 同時記錄數個待處理的CPU匯流排交易之等候時間。在— 個待處理的C P U匯流排交易的等候時間超過一預設時間之 後,CPU延遲時間定時器(223)將一信號經由一信號線 (234)輸出到交易處理器(222),指示該定時器之時間已終 了。 、 I / 〇匯流排介面單元(225 )係經由信號線(238 )而耦合到 交易處理器(222 ),並係經由信號線(239 )而耦合到! / 〇匯 流排(120 ),且I / 〇匯流排介面單元(225)接收丨/ 〇匯流 排(120)上各周邊裝置之要求,而經由信號線(239)存取 C P U匯流排(11 〇 )。 父易處理器(222)自CPU匯流排(11〇)之資料接收有關是 否有一待處理的cpu匯流排交易存在之資訊,自CPU延遲 時間定時器(223 )接收有關—待處理的cpu匯流排交易之 等候時間是否超過一預設時間之資訊,自主匯流排交易記 錄器(221)接收有關現行CPU匯流排交易是否爲一遞延交 易的候選者之資訊,以及自1/〇匯流排介面(225 )接收有 關I / 〇匯流排上的一交易是否針對記憶體(丨13)之資訊。 义易處理器(222)根據所接收之資訊,決定是否要發出一分 割又易而動態遞延一在C p U匯流排(〗1〇 )上發出的現行交 易。义易處理器(222)經由信號線(235 )將一信號輸出到處 理器(101 ),指示現行交易將被遞延。 遞延佇列狀態機(224 )係經由信號線(237 )而耦合到交易 處理器(222)。遞延佇列狀態機(224)自該交易處理器接收 目前在C P U匯流排(J】0 )上及在丨/ 〇匯流排(丨2〇 )上發出
(請先閲讀背面之注f項再填寫本頁) «^1 裝. 訂 B7 五、發明説明(11 ) 的各交易,並動作而評估可發出哪些新的交易。對於無法 發出的交易而言,遞延佇列狀態機(224 )傳送一信號,指示 重新嘗試該交易。在本發明的一實施例中,當要求一I/O 存取交易且目前正發出另一 I/O存取交易時,遞延佇列狀 態機(224)即動作而發出一重新嘗試指令。 經濟部中央標隼局員工消費合作社印製 圖3是根據本發明的一主匯流排交易記錄器(221)實施例 之方塊圖。主匯流排交易記錄器包含解碼單元(331)、交 易佇列(332 )、及匯流排追蹤器單元。匯流排追蹤器單元 ( 333 )經由信號線(231)自CPU匯流排(11〇)接收信號,該 信號係指示已在C P U匯流排(110)上發出一交易。匯流排 追縱器單元(333 )產生一傳送到交易佇列(332 )之控制信號 ,用以指示交易佇列( 332 )鎖定CPU匯流排(11〇)經由信號 線(2 3 1 )傳送的諸如位址信號、位元組起動信號、及快取記 憶體一致性信號等資訊。控制信號係經由信號線(334 )而傳 送。解碼器單元(331)動作而對CPU匯流排(no)所傳送的 有關存取目的地之編碼後資訊解碼。解碼器單元(3 3】)將此 資訊經由信號線(335 )傳送到交易佇列(332)。交易件列 (332)爲一儲存單元,用以儲存每一交易中解碼器單元 (331)處理後的資訊、及自CPU匯流排(11〇)擷取的資訊。 交易佇列(332)可以是一儲存單一交易資訊之儲存單元,也 可以是一諸如先進先出(FIFO)緩衝器等多個儲存元件,用 以儲存多個交易之資訊。交易佇列(332)經由派發匯流排 (233 )將有關每一交易之資訊傳送到交易處理器(222),而 將此資訊作爲派發控制信號。亦可利用其他習知的邏輯電 _ -14- 本紙張尺度適用中國國家標隼(CNS ) A4規格(210X297公釐)~~~ ---—— 經濟部中央標準局貝工消費合作社印製 305031 A7 A7 ___B7_ 五、發明説明(12 ) 路實施主匯流排交易記錄器(221 )。 圖4是根據本發明的一交易處理器(222)實施例之方塊圖 。交易處理器(222)包含配置週期狀態機(432)。配置週期 狀態機(432)經由信號線(232)自CPU匯流排(110)所傳送 之資料接收有關是否有一待處理的CPU匯流排交易存在之 資訊,經由信號線(234)自CPU延遲時間定時器(223 )接收 有關一待處理的CPU匯流排交易之等候時間是否已超過一 預設時間之資訊,經由派發匯流排(233 )自主匯流排交易 記錄器(221)接收有關現行CPU匯流排交易是否爲一遞延 交易的候選者之資訊,經由信號線(238 )自I / 〇匯流排介 面單元(225)接收有關I/O匯流排上的一交易是否針對記 憶體(113 )之資訊,並經由信號線(237 )自遞延佇列狀態機 (224 )接收有關是否應重新嘗試該待處理的交易之資訊。配 置週期狀態機(432 )根據所接收的資訊,決定是否發出—分 割交易而動態遞延一在C P U匯流排(11〇 )上發出的現行交 易。配置週期狀態機(432)經由信號線(235)將一信號輸出 到處理器(101)’指示該現行交易將被遞延。配置週期狀態 機(432)經由信號線(236)將微命令輸出到—資料路徑及一 DRAM控制器。 在本發明的一實施例中,配置週期狀態機(432 )只有在現 行义易疋一 I/O存取交易時才發出—分割交易。I/O存取 交易通常要耗用較長一段時間才能完成。當一交易被分割 或遞延時,處理器(101)可使用資料匯流排信號線執行諸 如存取記憶體(113 )等其他的交易。在本發明的另一實施例 1 _ 15 _ 本紙張尺度適财國國家縣(CNS ) Λ4規格(210X29^^ ) '~~------ --------「裝------訂------气 * * π " (請先閱讀背面之注意事項再填寫本页) A7 B7 五、發明説明(13 經濟部中央標準局員工消費合作社印製 中’當現行交易是一處理器I/O週期、處理器岔斷確認週 期、及處理器至快速I / 〇匯流排特殊週期、以及寄存功能 被抑制時的處理器至快速i/Ο匯流排記憶體讀取及寫入週 期時,配置週期狀態機(432)發出一分割交易。在本發明的 另一實施例中,只有在現行交易是一遞延候選者,且一待 處理的CPU匯流排交易是存放在CPU匯流排佇列時,配置 週期狀態機(432)才發出一分割交易。當一交易被遞延時, 將引發額外的資源虛耗,因爲目標裝置必須產生—遞延回 覆交易,才能完成原始被遞延的CPU匯流排交易。此種效 能虛耗通常是6個主處理器時脈周期。如果不管cpu匯流 排上是否有一待處理的CPU匯流排交易,而只根據交易之 目的地即遞延CPU匯流排交易時,則在有不必要的效能虛 耗的情形中將會大幅降低系統的I/O效能。只有在電腦系 統的狀況許可時,配置週期狀態機(432)才發出一分割交易 ,係依據對C P U匯流排(1 1 〇 )上經過信號線(232 )的資訊流 動之監視’而作出上述決定。 在本發明的另一實施例中,只有在現行交易是一遞廷候 選者,且一待處理的C p U匯流排交易已經在c P U匯流排佇 列中等候了 一段預定時間以上時,配置週期狀態機(432)才 發出一分割交易。在本發明的此實施例中’只有在cpu延 遲時間定時器(223 )所記錄的一待處理c p U匯流排交易之 等候時間大於一使該CPU延遲時間定時器之計時終了之預 設時間時’配置週期狀態機(432)才發出一分割交易。該預 S又時間可以是一程式設定値、或一硬體編碼値。C p u延遲 (請先閱讀背面之注意事項再填寫本頁) Γ 裝· -β 孔 5〇3l
、發明説明(14 ,間疋時器在將-終止信號傳送到狀態?丨擎⑽)之前,分 己―冗成交易的提供時間長度。若增加時間終了期間,則! 匕〇週期將較不會經常被遞延,因而將減少整體的cpu^ 〇存取(延遲時間。若減少時間終了期間,則將減少 匯流排之延遲時間。—個可程式設定的cpu延遲時間 疋時器可讓使用者有效地將交易遞延單元(112)用於所選擇 的電腦系統環境中。例如,桌上型電腦系統對丨/ 0裝置的 存取疋較重要的,然而c p u匯流排上較短的延遲時間對設 有處理器的伺服器是較重要的。因此,應設定CPU延遲時 間疋時器(223 ),使一桌上型電腦系統有更多的時間完成一 I/O週期。但是在電腦系統伺服器上,通常有數個中介器 存取記憶體的頻度高於存取I/O裝置的頻度。因此,在伺 服器的環境中,應設定CPU延遲時間定時器,使完成一j /0週期的時間較短。 在本發明的另一實施例中,只有在已經發出一現行c p u 匯流排X易’且隨後有一 I/O存取交易係針對記憶體(1】3) 時,配置週期狀態機(432)才發出一分割交易。亦可利用其 他習知的邏輯電路實施交易處理器(222)。 經濟部中央標準局員工消費合作社印製 「裝-- (請先閱讀背面之注意事項再填寫本頁)
圖5是根據本發明的一1/ 〇匯流排介面單元(225 )實施例 之方塊圖。I/O匯流排介面單元(225)包含發出裝置狀態 機(531)、及目標裝置狀態機(532 )。發出裝置狀態機(531) 自CPU匯流排(1 10)接收要求而取得1/ 〇匯流排(12〇)之 使用權。發出裝置狀態機(53 1 )動作而取得I /〇匯流排 (120)之使用權,並在各交易完成時將一回覆傳送回CPU -17- 木紙張尺度適用中國國家橾率(CNS ) A4规格(210X297公釐) A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(15 ) 匯流排(110)。目標裝置狀態機(532)動作而將要求傳送到 交易處理器(222 )。發出裝置狀態機(53 1 )及目標裝置狀態 機(532)經由微命令而與交易處理器(222)通訊。發出装置 狀態機(53 1 )亦對待自C P U匯流排(110 )傳送到I // 〇匯流 排(120)之資訊編碼。目標裝置狀態機對待自!/〇匯流排 (120 )傳送到C P U匯流排(110 )之資訊解碼。亦可以其他習 知的邏輯電路實施匯流排介面單元(225 )。 圖6 a示出如何在一傳統電腦系統中之一 c p u匯流排上發 出交易之一實施例。在圖6a中,係於時脈周期〇中要求交 易X。交易X是一自一外部I/O匯流排上的—I/O裝置存 取資料之外部匯流排交易。因爲在時脈周期〇中Cpu匯流 排上並未發出其他的交易,所以交易X在時脈周期〇_5中完 成其要求階段及檢核階段。係以X 1時間指示這段時脈周期 。在檢核階段之後,交易X在時脈周期6中開始其資料階段 。在時脈周期6-36中,交易X保有CPU匯流排上各資料匯 流排信號線之使用權,直到處理器接收到所要求的資料爲 止。係以X丨’時間示出交易X保有各資料匯流排信號線使用 權這段時間。 父易Y是一在時脈周期8中所要求的1己憶體存取交易。在 時脈周期8中,交易Y取得C PU匯流排上各要求匯流排信 號線及檢核匯流排信號線之使用權,並開始其要求階段及 檢核階段。因爲交易X在時脈周期6-35中保有各資料匯流 排信號線之使用權,所以交易T停頓在其檢核階段,而在 時脈周期3 6之前無法開'始其資料階段。γ ]時間示出交易γ -18- (請先閱讀背面之注意Ϋ項再填寫本頁) Γ 装. 、1Τ 平 I Τ -· * * 職 * 公 A7 B7 經濟,部中央標準局員工消費合作社印製 -19 五、發明説明(16 係在其要求階段及檢核階段。Yl,時間示出交易Y處於其資 料階段之時間。雖然通常可在較短的一段時間内完成記憶 體存取交易,但是在將一交易導引到—I / 0匯流排之後才 執行交易Y時,將耗用44個時脈周期才完成交易Y。因爲 交易Y需要等候交易X釋出C P U匯流排上各資料匯流排信 號線之使用權,所以必須有額外的時間才能完成交易γ。 這種等候是必要的,因爲一次只能有一個交易保有資料匯 流排信號線之使用權。 圖6b示出如何在一 CPU匯流排上發出分割交易之實施例 、以及因分割交易而引發的效能虛耗。在圖6 b中,係在時 脈周期0中要求交易X。交易χ是一自一外部1/〇匯流排上 的一I/O裝置存取資料之外部匯流排交易。因爲在時脈周 期〇中在CPU匯流排上並未發出其他的交易,所以在時脈 周期〇-5中交易X完成其要求階段及檢核階段。係以^^時 間指示這段時脈周期。在檢核階段之後,交易父在時脈周 期6中開始其資料階段。在檢核階段之後,交易X保有各資 料匯流排信號線之使用權而開始資料階段。在資料階段開 始後的任何時間,交易χ可能被遞延。在遞延中,處理器 接到目前無法供應資料但將於稍後供應資料之通知。處理 器回應此一通知,而釋出CPU匯流排上各資料匯流排信號 線之使用權,且容許在CPU匯流排的各資料信號線上發:後 續要求的交易。在其他的交易可使用這些資料信號線時, 橋接器記憶體控制器獨立自交易Χ擷取所要求的資料。〆 X i ’時間示出記憶體控制器擷取所要求資料所需的這浐以 本紙張尺度適用巾國國家榡準(CNS〉M規格(2丨〇>< 297公着 --------「裝------訂------1 (請先閱讀背面之注意事項再填寫本頁〕 B7 五、發明説明(17 ) 間。在橋接器記憶體控制器自交易x接收到所要求的資料 之後,記憶體控制器在CPU匯流排上發出—回應,而將所 要求的資料傳送到處理器。以X2時間示出在cpu匯流排上 產生一回應所需之這段時間。不論是否有一待處理的CPU 匯流排交易需要使用CPU匯流排,而只根據交易之目的地 即自動遞延CPU匯流排交易之電腦系統將引發χ2時間的效 能虛耗。當並無待處理的CPU匯流排交易等候使用CPU匯 流排時’讓現行c P U匯流排交易完成而不遞延該交易是較 有效率的。 圖6c示出一如何根據本發明的一實施例而利用交易遞延 單元發出遞延交易之實例。在圖6c中,係在時脈周期〇發 出交易X。交易X是一自一外部I/O匯流排上的一 [/〇裝 置存取資料之外部匯流排交易。因爲在時脈周期〇中在 CPU匯流排上並未發出其他的交易,所以在時脈周期〇_5 中交易X完成其要求階段及檢核階段。係以X丨時間指示這 段時脈周期。在檢核階段之後,交易X在時脈周期6中開始 其資料階段。在檢核階段之後,交易X保有各資料匯流排 信號線之使用權而開始資料階段。以X丨,時區中實線示出 這段時間。 經濟部中央標準局員工消費合作杜印製 交易Y是一在時脈周期8中要求的記憶體存取交易。因爲 可使用各要求匯流排信號線及檢核匯流排信號線,所以交 易Y在時脈周期8開始其要求階段及檢核階段。雖然交易γ 可在時脈周期14之前完成其要求階段及檢核階段,但是因 爲交易X在時脈周期14中正保有資料匯流排信號線之使用 ____ -20- 本紙張尺度適财關家標準(CNS ) A4規格(2ι〇χ297公羡) ' " 經濟部中央標準局員工消費合作社印製 A7 ——-____B7 _ 五、發明説明(18 ) 權’所以交易γ在其檢核階段上又停頓了一些額外的時脈 周期。本發明之交易遞延單元識別出該交易y是一待處理 的CPU匯流排交易,且交易X是—遞延候選者之1//〇存取 交易。在交易Y停頓在其檢核階段經過一段預定時間之後 ,交易X即被遞延。圖3c示出在在時脈周期18中交易χ被 遞延。在遞延交易X中,交易遞延單元將目前無法供應資 料但將於稍後供應資料之情形通知處理器。處理器回應此 一通知,而釋出(:1>1;匯流排上各資料匯流排信號線之使用 權,且容許交易γ在CPU匯流排上開始其資料階段。在交 易Y可使用這些資料匯流排信號線時,橋接器記憶體控制 器獨立自交易X擷取所要求的資料。>^示出交易γ處於要 求階段及檢核階段的這段時間。Υ丨,示出交易γ處於資料階 段的這段時間。以X丨,時間示出記憶體控制器擷取所要求 資料所需的這段時間。在橋接器記憶體控制器自交易X接 收到所要求的資料之後,記憶體控制器在CPU匯流排上發 出一回應,而將所要求的資料傳送到處理器。以χ2時間示 出在CPU匯流排上產生一回應所需之這段時間。 圖7是一根據本發明的一實施例而動態遞延外部匯流排 夂易的方法之流程圖。首先決定是否有一待處理的匯流排 交易。自一 CPU匯流排讀取信號,即可作出此決定。上述 步驟示於步驟(701)。如果並無待處理的匯流排交易存在 ’則回到步驟(701)。如果有一待處理的匯流排交易存在 ’則決定目前所要求的交易是否爲一可遞延的交易。上述 步驟示於步驟(7〇2)。讀取一交易記錄器中所記錄的資訊, -21 - 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) •裝· 、?τ 3G5G31 A7 經濟部中央標準局員工消費合作社印製 五、發明説明(19 ) ~' 即可決定現行匯流排交易的身份。在本發明的一實施例中 ,如果一交易是一處理器I/O週期、處理器岔斷確認週期 、處理器至快速I / 0匯流排特殊週期、以及寄存功能被抑 制時的處理器至快速I / 0匯流排記憶體讀取及寫入週期, 則該交易是可遞延的。如果現行匯流排交易是不可遞延的 ,則如步驟(703 )所示在不遞延的情形下完成該現行交易。 如果現行C P U匯流排交易是可遞延的,則起動一 c p u延遲 時間定時器。CPU延遲時間定時器計算完成現行匯流排交 易所耗用的時間長度。上述步驟示於步骤(704)。然後如步 驟(705 )所示,決定CPU延遲時間定時器是否已經計時終 了。如果C P U延遲時間定時器已經計時終了,則如步骤 (706 )所示遞延該現行匯流排交易。如果c p u延遲時間定 時器計時尚未終了,則決定待處理的匯流排交易是否爲一 等候各資料匯流排is號線的快速I / 〇匯流排至記憶體存取 交易。上述步驟示於步驟(707)。如果有一快速I/O匯流 排至記憶體存取交易正在等候各資料匯流排信號線,則如 步驟(706)所示遞延該現行匯流排交易。如果待處理的匯 流排交易並非一快速I/O匯流排至記憶體存取交易,則如 步驟(708)所示決定現行CPU匯流排交易是否已經完成。 如果現行C P U匯流排交易已經完成,則如步驟()所示 而開始該待處理的交易。然後回到步驟(1 )。如果現行交 易尚未完成,則回到步驟(705 )再開始後續各步驟。 在前述的説明中,係參照一些特定的實施例而説明本發 明。然而,我們當了解,在不脱離下列申請專利範圍所 (請先閲讀背面之注意事項再填寫本頁} -Γ 裝- -δ -22- A7 B7 五、發明説明(2。) 的本發明較廣義的精神及範圍下,尚可作出本發明的各種 修改及變化。因此’應將本説明書及各圖示視爲舉例,而 並非對本發明加以限制。 由於熟悉本門技術者在閲讀前述説明之後,將可了解本 發明的許多變化及修改,所以我們當了解,本文所舉例示 出及説明的一些特定實施例並非對本發明加以限制。因此 ,參照這些特定實施例細節的目的並非在限制申請專利範 圍,而申請專利範固本身只列舉對本發明極爲重要的那些 特徵。 n ml ^^^1 - —II I HI ·『 I In I nn —^ϋ ^^^1 * · (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -23- 本紙張尺度適用中國國家標準(CNS ) Λ4規格(210X297公釐)
Claims (1)
- A8 B8 C8 D8 六、申請專利範圍 1. 一種用於調整一處理器在一匯流排上所發出—交易的遞 延之交易遞延機構,包含: 一耦合到該匯流排之匯流排交易記錄器,用以處理該 匯流排上所發出的該交易之編碼後信號;以及 一耦合到該匯流排交易記錄器及該匯流排之交易處理 器單元’當該交易處理器單元自該匯流排接收到一指示 有一待處理交易正等候在該匯流排上發出之指示信號, 且當該匯流排上所發出的該交易之該編碼後信號指示該 匯流排上所發出之該交易是一遞延候選者時,則該交易 處理器單元遞延該匯流排上所發出之該交易。 2. 根據申請專利範圍第1項之交易遞延機構,其中該交易 處理器包含一狀態機,該狀態機被設定程式而識別一 1/ 0存取交易爲該遞延候選者。 3. 根據申請專利範圍第1項之交易遞延機構,其中該匯流 排交易記錄器包含: 一耦合到該匯流排之解碼器單元,用以自該匯流排接 收该编碼後信號’並將該編碼後信號解碼成該交易處理 器可讀取之目的地資訊;以及 經濟部中央標準局員工消費合作社印製 ^^^1 ^^^^1 ^^^^1 ^^^^1 ^^^^1 s^i^i \ J nt^i 1 一 *-- (請先閲讀背面之注意事項再填寫本頁) ' 一搞合到該解碼器单元之父易ff列,用以儲存該目的 地資訊。 4. 根據申請專利範圍第3項之交易遞延機構,其中該交易 佇列是一可儲存來自複數個待處理交易的複數個目的地 資訊之先進先出緩衝器(FIFO )。 5. 根據申請專利範圍第4項之交易遞延機構,其中該交易 -24- 本紙張尺度適用中國國家標準(CNS > A4規格(210X297公釐) 3G5031 Α8 Β8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 處理器包含一指器,用以讀取該FIFO中之第一儲存元素 ’而4 FIFO係儲存該匯流排上所發出該交易之該目的地 資訊。 6. —種用於調整一處理器在一匯流排上所發出一交易的遞 延之交易遞延機構,包含: 一搞合到該匯流排之匯流排交易記錄器,用以處理該 匯流排上所發出的該交易之編碼後信號; 一 CPU延遲時間定時器,用以在有一待處理的交易.正 在孩匯流排上等候時對該匯流排上所發出之該交易計時 ,且當該交易須耗用多於一預定時間長度才能完成時, 該CPU延遲時間定時器即輸出一終止信號;以及一耦合到該匯流排交易記錄器、該匯流排、及該CPU 延遲時間定時器之交易處理器單元,當該交易處理器 元自該匯流排接收到一指示有一待處理交易正等候在 匯流排上發出之指示信號,且當該匯流排上所發出的 交易之該編碼後信號指示該匯流排上所發出之該交易 一遞延候選者時,且當該CPU延遲時間定時器輸出該 止信號時,則該交易處理器單元遞延該匯流排上所發 之該交易。 7. 根據申請專利範圍第6項之交易遞延機構,其中該Cpu 延遲時間定時器是一可程式設定之定時器。 8. 根據申請專利範圍第6項之交易遞延機構,又包含一遞 延佇列狀態機,用以決定是否可在該匯流排上發出該待 處理之交易。 單 該 該是 終 出 (請先閲讀背面之注意事項再填寫本頁) '裝· 訂 -25- 本紙張尺度適用中國國家播進f C,丨擄· A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 申請專利範圍 9. 根據申請專利範固第6項之交易遞延機構,其中該主匯 流排交易記綠器包含: 一核合到該匯流排之解碼器單元,用以自該匯流排接 收該編碼後信號,並將該編碼後信號解碼成該交易處理 器可讀取之目的地資訊;以及 一耗合到該解碼器單元之交易佇列,用以儲存該目的 地資訊。 10. —種用於調整一處理器在一匯流排上所發出—交易的遞 延之交易遞延機構,包含: 棋合到該匯流排之匯流排記錄器裝置,用以處理該匯 流排上所發出的該交易之編碼後信號; 足時裝置’用以在有一待處理的交易正在該匯流排上 等候時對該匯流排上所發出之該交易計時,且當完成該 交易須耗用多於一預定時間長度時,該定時裝置即輸出 一終止信號;以及 搞合到該匯流排記錄器裝置、該匯流排、及該定時裝 置之處理器裝置,當該處理器裝置自該匯流排接收到一 指示有一待處理交易正等候在該匯流排上發出之指示信 號’且當該匯流排上所發出的該交易之該編碼後信號指 示該匯流排上所發出之該交易是一遞延候選者時,且當 定時裝置輸出該終止信號時,則該處理器裝置遞延該匯 流排上所發出之該交易。 11. 一種電腦系統,包含: 一匯流排,用以提供該電腦系統中各組件間之鏈路; -26- 本紙張尺度適用中國國家標準(CNS ) Α4规格(2丨0X297公釐 I-------"裝------訂 -* (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 305031 il C8 D8 - — - """ 一 ----------- 六、申請專利範圍 一耦合到該匯流排之處理器,用以處理數位資料; 一耦合到該匯流排之顯示裝置控制器,用以將—顯示 裝置耦合到該電腦系統; 一耦合到該匯流排之外部記憶體,該外部記憶體可儲 存資訊;以及 一用於調整該處理器在該匯流排上所發出—交易的遞 延之交易遞延機構,該交易遞延機構包含: 一耦合到該匯流排之匯流排交易記錄器,用以處理該 匯流排上所發出的該交易之編碼後信號; 一 CPU延遲時間定時器,用以在有一待處理的交易正 在該匯流排上等候時對該匯流排上所發出之該交易計時 ,且當該交易須耗用多於一預定時間長度才能完成時, 該CPU延遲時間定時器即輸出一終止信號;以及 一耦合到该匯流排交易記錄器、該匯流排、及該C p u 延遲時間定時器之交易處理器單元,當該交易處理器單 7L自孩匯流排接收到—指示有一待處理交易正等候在該 匯流排上發出之指示信號,且當該匯流排上所發出的該 交易之該編碼後信號指示該匯流排上所發出之該交易是 一遞延候選者時,且當該CPU延遲時間定時器輸出該終 止k號時,則該交易處理器單元遞延該匯流排上所發出 之該交易。 12. —種用於調整—現行交易的遞延之方法,包含下列各步 驟: 決定是否有一待處理之交易存在; __-27- 尺度適财關家噼- 一请先聞讀背面之注項再填寫本萸) ‘裝. 订 305031 A8 B8 C8 D8 六、申請專利範圍 經濟部中央標準局負工消費合作社印製 決定該現行交易是否爲可遞延的;以及 =該待處理之交易存在’且該現行交易爲可遞延的 ’則遞延該現行交易。 13_根據申請專利蘇围紫t士、 , 範圍第12頁爻万法,其中係直接處理〜 U匯流排所傳送之信號,而作出是否有該待處理的交 易存在之決定。 14.根據中請專利範圍第12項之方法,其中係處理—交易記 錄器所傳送之派發控制信號,而作出該現行交易是否爲 可遞延的決定。 15· 一種用於調整-現行交易的遞延之方法,包含下列各步 驟: 決定是否有一待處理之交易存在; 決定該現行交易是否爲可遞延的; 决:疋該現行父易是否須耗用多於一預定時間長度才能 完成;以及 如果該待處理之交易存在,且該現行交易爲可遞延的 ,且孩現行交易須耗用多於一預定時間長度才能完成時 ,則遞延該現行交易。 16.根據申4專利範圍第丨5項之方法,其中係利用一 c p u 延遲時間定時器對該現行交易計時,而作出該現行交易 是否耗用多於一預定時間長度才能完成之決定。 ^ -¾------、·ϊτ 一 m f請先閲讀背面之注#^項再填寫本頁〕 -28- 表紙張尺度逋用中國國家標準(CNS ) A4規格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/523,385 US5761444A (en) | 1995-09-05 | 1995-09-05 | Method and apparatus for dynamically deferring transactions |
Publications (1)
Publication Number | Publication Date |
---|---|
TW305031B true TW305031B (zh) | 1997-05-11 |
Family
ID=24084778
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085109103A TW305031B (zh) | 1995-09-05 | 1996-07-25 |
Country Status (10)
Country | Link |
---|---|
US (1) | US5761444A (zh) |
EP (1) | EP0870240B1 (zh) |
KR (1) | KR100296633B1 (zh) |
CN (1) | CN1146802C (zh) |
AU (1) | AU6493796A (zh) |
DE (1) | DE69625826T2 (zh) |
HK (1) | HK1016300A1 (zh) |
MY (1) | MY119493A (zh) |
TW (1) | TW305031B (zh) |
WO (1) | WO1997011418A2 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7868390B2 (en) | 2007-02-13 | 2011-01-11 | United Microelectronics Corp. | Method for fabricating strained-silicon CMOS transistor |
US7927954B2 (en) | 2007-02-26 | 2011-04-19 | United Microelectronics Corp. | Method for fabricating strained-silicon metal-oxide semiconductor transistors |
Families Citing this family (45)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5761444A (en) * | 1995-09-05 | 1998-06-02 | Intel Corporation | Method and apparatus for dynamically deferring transactions |
US5928346A (en) * | 1996-09-11 | 1999-07-27 | Hewlett-Packard Company | Method for enhanced peripheral component interconnect bus split data transfer |
EP0931283B1 (de) * | 1996-10-08 | 2001-03-14 | Siemens Aktiengesellschaft | Verfahren und regelungsstruktur zur momentenvorsteuerung numerisch geregelter, elastischer und damit schwingungsfähiger mehrmassensysteme |
US5961621A (en) * | 1997-03-28 | 1999-10-05 | Intel Corporation | Mechanism for efficiently processing deferred order-dependent memory access transactions in a pipelined system |
US5935233A (en) * | 1997-05-21 | 1999-08-10 | Micron Electronics, Inc. | Computer system with a switch interconnector for computer devices |
US6003112A (en) * | 1997-06-30 | 1999-12-14 | Intel Corporation | Memory controller and method for clearing or copying memory utilizing register files to store address information |
US5889968A (en) * | 1997-09-30 | 1999-03-30 | Intel Corporation | Method and apparatus for interlocking a broadcast message on a bus |
US7071946B2 (en) * | 1997-12-30 | 2006-07-04 | Micron Technology, Inc. | Accelerated graphics port for a multiple memory controller computer system |
US6157398A (en) * | 1997-12-30 | 2000-12-05 | Micron Technology, Inc. | Method of implementing an accelerated graphics port for a multiple memory controller computer system |
US6223238B1 (en) | 1998-03-31 | 2001-04-24 | Micron Electronics, Inc. | Method of peer-to-peer mastering over a computer bus |
US6073198A (en) * | 1998-03-31 | 2000-06-06 | Micron Electronics, Inc. | System for peer-to-peer mastering over a computer bus |
US6816934B2 (en) * | 2000-12-22 | 2004-11-09 | Hewlett-Packard Development Company, L.P. | Computer system with registered peripheral component interconnect device for processing extended commands and attributes according to a registered peripheral component interconnect protocol |
US6145039A (en) * | 1998-11-03 | 2000-11-07 | Intel Corporation | Method and apparatus for an improved interface between computer components |
US20030110317A1 (en) * | 1998-11-03 | 2003-06-12 | Jasmin Ajanovic | Method and apparatus for an improved interface between a memory control hub and an input/output control hub |
US6289406B1 (en) * | 1998-11-06 | 2001-09-11 | Vlsi Technology, Inc. | Optimizing the performance of asynchronous bus bridges with dynamic transactions |
US6275887B1 (en) * | 1999-03-17 | 2001-08-14 | Intel Corporation | Method and apparatus for terminating a bus transaction if the target is not ready |
US6374317B1 (en) | 1999-10-07 | 2002-04-16 | Intel Corporation | Method and apparatus for initializing a computer interface |
US6516375B1 (en) | 1999-11-03 | 2003-02-04 | Intel Corporation | Peripheral component interconnect (PCI) configuration emulation for hub interface |
US7039047B1 (en) | 1999-11-03 | 2006-05-02 | Intel Corporation | Virtual wire signaling |
US6694390B1 (en) * | 2000-09-11 | 2004-02-17 | Intel Corporation | Managing bus transaction dependencies |
US6961800B2 (en) * | 2001-09-28 | 2005-11-01 | Hewlett-Packard Development Company, L.P. | Method for improving processor performance |
US7051145B2 (en) * | 2001-12-10 | 2006-05-23 | Emulex Design & Manufacturing Corporation | Tracking deferred data transfers on a system-interconnect bus |
US7080169B2 (en) | 2001-12-11 | 2006-07-18 | Emulex Design & Manufacturing Corporation | Receiving data from interleaved multiple concurrent transactions in a FIFO memory having programmable buffer zones |
US8214531B2 (en) * | 2002-10-24 | 2012-07-03 | Emulex Design & Manufacturing Corporation | Network configuration synchronization for hardware accelerated network protocol |
US7249173B2 (en) | 2002-10-25 | 2007-07-24 | Emulex Design & Manufacturing Corporation | Abstracted node discovery |
CN100337228C (zh) * | 2003-12-26 | 2007-09-12 | 华为技术有限公司 | 远程同步调用过程中的超时自适应方法 |
US7549004B1 (en) * | 2004-08-20 | 2009-06-16 | Altera Corporation | Split filtering in multilayer systems |
US20060129726A1 (en) * | 2004-12-09 | 2006-06-15 | International Business Machines Corporation | Methods and apparatus for processing a command |
US20080320192A1 (en) * | 2007-06-19 | 2008-12-25 | Sundaram Chinthamani | Front side bus performance using an early defer-reply mechanism |
US8572724B2 (en) | 2011-08-15 | 2013-10-29 | Bank Of America Corporation | Method and apparatus for network session validation |
US8572688B2 (en) * | 2011-08-15 | 2013-10-29 | Bank Of America Corporation | Method and apparatus for session validation to access third party resources |
US9159065B2 (en) | 2011-08-15 | 2015-10-13 | Bank Of America Corporation | Method and apparatus for object security session validation |
US8601541B2 (en) | 2011-08-15 | 2013-12-03 | Bank Of America Corporation | Method and apparatus for session validation to access mainframe resources |
US8752157B2 (en) | 2011-08-15 | 2014-06-10 | Bank Of America Corporation | Method and apparatus for third party session validation |
US8584201B2 (en) | 2011-08-15 | 2013-11-12 | Bank Of America Corporation | Method and apparatus for session validation to access from uncontrolled devices |
US8572687B2 (en) * | 2011-08-15 | 2013-10-29 | Bank Of America Corporation | Apparatus and method for performing session validation |
US8850515B2 (en) | 2011-08-15 | 2014-09-30 | Bank Of America Corporation | Method and apparatus for subject recognition session validation |
US8726339B2 (en) | 2011-08-15 | 2014-05-13 | Bank Of America Corporation | Method and apparatus for emergency session validation |
US8572686B2 (en) | 2011-08-15 | 2013-10-29 | Bank Of America Corporation | Method and apparatus for object transaction session validation |
US8572690B2 (en) | 2011-08-15 | 2013-10-29 | Bank Of America Corporation | Apparatus and method for performing session validation to access confidential resources |
WO2015173853A1 (ja) * | 2014-05-12 | 2015-11-19 | 株式会社日立製作所 | 情報処理装置、その処理方法、及び入出力装置 |
CN106326045B (zh) * | 2015-06-30 | 2019-10-25 | 展讯通信(上海)有限公司 | 一种检测总线延时的方法 |
DE102016212808A1 (de) * | 2016-07-13 | 2018-01-18 | Robert Bosch Gmbh | Unterbrechungsanforderungs-Verteilereinrichtung und Betriebsverfahren hierfür |
US11488141B2 (en) * | 2017-09-29 | 2022-11-01 | Apple Inc. | Command-based timer for wireless transactions |
US11422968B2 (en) * | 2020-03-09 | 2022-08-23 | Infineon Technologies LLC | Methods, devices and systems for high speed serial bus transactions |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3641505A (en) * | 1969-06-25 | 1972-02-08 | Bell Telephone Labor Inc | Multiprocessor computer adapted for partitioning into a plurality of independently operating systems |
US4148012A (en) * | 1975-09-26 | 1979-04-03 | Greer Hydraulics, Inc. | Access control system |
US4991008A (en) * | 1988-12-01 | 1991-02-05 | Intec Video Systems, Inc. | Automatic transaction surveillance system |
US5463753A (en) * | 1992-10-02 | 1995-10-31 | Compaq Computer Corp. | Method and apparatus for reducing non-snoop window of a cache controller by delaying host bus grant signal to the cache controller |
US5553248A (en) * | 1992-10-02 | 1996-09-03 | Compaq Computer Corporation | System for awarding the highest priority to a microprocessor releasing a system bus after aborting a locked cycle upon detecting a locked retry signal |
US5426740A (en) * | 1994-01-14 | 1995-06-20 | Ast Research, Inc. | Signaling protocol for concurrent bus access in a multiprocessor system |
US6182176B1 (en) * | 1994-02-24 | 2001-01-30 | Hewlett-Packard Company | Queue-based predictive flow control mechanism |
US5524216A (en) * | 1994-05-13 | 1996-06-04 | Hewlett-Packard Company | Coherent transaction ordering in multi-tiered bus system |
US5546546A (en) * | 1994-05-20 | 1996-08-13 | Intel Corporation | Method and apparatus for maintaining transaction ordering and arbitrating in a bus bridge |
US5535340A (en) * | 1994-05-20 | 1996-07-09 | Intel Corporation | Method and apparatus for maintaining transaction ordering and supporting deferred replies in a bus bridge |
US5761444A (en) * | 1995-09-05 | 1998-06-02 | Intel Corporation | Method and apparatus for dynamically deferring transactions |
-
1995
- 1995-09-05 US US08/523,385 patent/US5761444A/en not_active Expired - Fee Related
-
1996
- 1996-07-03 MY MYPI96002723A patent/MY119493A/en unknown
- 1996-07-15 CN CNB961978384A patent/CN1146802C/zh not_active Expired - Fee Related
- 1996-07-15 AU AU64937/96A patent/AU6493796A/en not_active Abandoned
- 1996-07-15 EP EP96924504A patent/EP0870240B1/en not_active Expired - Lifetime
- 1996-07-15 KR KR1019980701672A patent/KR100296633B1/ko not_active IP Right Cessation
- 1996-07-15 DE DE69625826T patent/DE69625826T2/de not_active Expired - Fee Related
- 1996-07-15 WO PCT/US1996/011716 patent/WO1997011418A2/en active IP Right Grant
- 1996-07-25 TW TW085109103A patent/TW305031B/zh not_active IP Right Cessation
-
1999
- 1999-04-07 HK HK99101367A patent/HK1016300A1/xx not_active IP Right Cessation
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7868390B2 (en) | 2007-02-13 | 2011-01-11 | United Microelectronics Corp. | Method for fabricating strained-silicon CMOS transistor |
US7927954B2 (en) | 2007-02-26 | 2011-04-19 | United Microelectronics Corp. | Method for fabricating strained-silicon metal-oxide semiconductor transistors |
Also Published As
Publication number | Publication date |
---|---|
CN1146802C (zh) | 2004-04-21 |
CN1200823A (zh) | 1998-12-02 |
AU6493796A (en) | 1997-04-09 |
HK1016300A1 (en) | 1999-10-29 |
EP0870240A4 (en) | 2001-10-24 |
WO1997011418A3 (en) | 1997-05-09 |
WO1997011418A2 (en) | 1997-03-27 |
DE69625826D1 (de) | 2003-02-20 |
EP0870240B1 (en) | 2003-01-15 |
KR100296633B1 (ko) | 2001-08-07 |
EP0870240A2 (en) | 1998-10-14 |
DE69625826T2 (de) | 2003-11-06 |
MY119493A (en) | 2005-06-30 |
KR19990044427A (ko) | 1999-06-25 |
US5761444A (en) | 1998-06-02 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |