TW388093B - Method for fabricating DRAM cell capacitor - Google Patents
Method for fabricating DRAM cell capacitor Download PDFInfo
- Publication number
- TW388093B TW388093B TW086110249A TW86110249A TW388093B TW 388093 B TW388093 B TW 388093B TW 086110249 A TW086110249 A TW 086110249A TW 86110249 A TW86110249 A TW 86110249A TW 388093 B TW388093 B TW 388093B
- Authority
- TW
- Taiwan
- Prior art keywords
- layer
- capacitor
- insulating layer
- polycrystalline silicon
- storage electrode
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
Description
鑪濟部中夾標準扃貝工消费合作社印11 A7 ___B7_ 五、發明説明(l) 本發明係有關於半導艏記憶元件的製造,且特牙丨是 有關於一種動態隨機存取記憶單元(DRAM cell)之電容器 (capacitor)的製造方法’其主要利用一具步階覆蓋率(step coverage)差異性的遮蔽層(barrier layer),來保護儲存電 極之粗糙表面構造,藉以提升電容器的電容量並減少缺 陷(defect)的發生。 動態隨機存取記憶體(DRAM)是一種廣泛應用的積 體電路元件,尤其在今曰資訊電子產業中更佔有極重要 的地位。隨著製程技術的演進,目前生產線上常見的動 態隨機存取記憶單元(DRAM cell)大多是由一電晶體τ和 一電容器C所構成,如第1圖的電路圖所示者。基本上, 電晶被T的源極(source)係連接到一對應的位元線(bit line)BL,汲極(drain)連接到電容器C的儲存電極(storage electrode),而閘極(gate)則連接到一對應的字元線(word line)WL,電容器C的相對電極(opposed electrode)係連 接到一固定電壓源,而在儲存電極和相對電極之間則設 置一介電質層。如熟習此藝者所知,電容器C是用來儲 存電荷以提供電子資訊的,其應具有足夠大的電容量, 方可避免資料的流失並減低充電更新(refresh)的頻率。 在傳統少於一百萬位元(1MB)的DRAM元件製程 中,一般多利用二度空問構造的電容器來儲存資料,亦 即泛稱的平坦型電容器(planar-type capacitor)。然而,平 坦型電容器需佔用相當大的基底面積,方足以提供足夠 的電容量,故並不適於目前日益高度積集化之DRAM元 本纸張尺度逋用中國國家榣準(CNS ) A4规格(210X297公釐) (請先聞讀背面之注$項再填寫本頁) 裝· 訂- 經濟部中央#準扃貝工消费合作社印* A7 ______B7_ 五、發明说明(2 ) 件的製程。因此’高度積集化的DRAM元件,例如大於 一千六百萬位元(16M)的儲存容量者,必須利用三度空間 結構的電谷器來實現’例如所謂的漢槽型(trench_type)或 疊層塑(stack-type)電容器記憶元件。其中,由於蝕刻溝 槽來製作電容時不可避免地會在基底產生晶格缺陷 (defects)’造成漏電流的增加而影響元件性質,並且隨著 溝槽縱橫比(aspectratio)的增大,其蝕刻速率亦將遞減, 不僅製程難度增加也影響了生產效率,因此實際生產線 上使用此類溝槽型電容器製程的並不普遍。相反地,疊 層型電容器記憶元件的製程則不會有上述缺點,因此許 多技術研發均係針對此一型式的記憶元件進行改良,用 以達到在記憶元件尺寸縮小時,仍能確保提供足夠大之 電容量的目的。 為了提高電容器C的電容量,可從兩個方向著手: 一是減小介電質層的厚度,一是增加儲存電極的表面 精。在減小介電質層的厚度方面,現今製造的記憶元件 電容器均已使用極薄之介電質層,然而其厚度並非可無 限制地減小,當介電質層的厚度个於50A時,即可能因 直接載子隨穿(direct carrier tunneling)而產生過大的漏電 流’影響元件的性質。因此,許多研發都致力於增加館 存電極的表面積,藉以提升電容器的電容量。 各種改良製程中,於儲存電極上形成凹凸不平的粗 糙(rugged)表面構造,用以增加储存電極的表面積,達到 提升電容器之電容量的目的,是一種簡單而有效的方 本纸張尺度逍用中國國家揉率(CNS ) A4规格(210X297公釐)
In —.1 ml ^^^1 In ^ n^i ^^^1 n i·— I * - - (請先M讀背面之注項再填寫本頁) 覦濟部中央標率局貝工演费合作杜印装 A7 __B7_ 五、發明説明(3 ) 法。然而,習知製程中多係於形成粗糙表面構造後,才 進行蝕刻程序來定義出各電容器器範圍的,故其所製得 的儲存電極僅在頂部仍保有上述粗糙表面構造,而在側 壁上則沒有,因此儲存電極的整體表面積增加有限,提 升電容量的效果受到限制,影響元件之性質,因此有必 要謀求改善之道。 為了更清楚說明起見,請參見第2A圖至第2C圈, 說明一習知動態随機存取記憶單元的製造流程。如第2A 圖所示,於一半導«基底10,例如是一矽基底上形成一 場氣化層(field oxide layer)l 1以界定出元件區(active region)。接著依序形成一閘氧化層12、一複晶矽層13、 及一保護層14,並以蝕刻程序定義圈案,形成一閘電極 (gate electrode)構造。利用此閘電極構造當作罩幕,佈值 雜質進入半導體基底10中以形成淡摻植(lightly doped) 源極區15a和汲極區15b。在明電極構造的側壁上以沈積 和回蝕刻程序形成一絕緣側壁層(spacer)16,再以閘電極 構造和絕緣側壁層16當作罩幕,佈值較高濃度雜質進入 半導艏基底10中以形成源極區17a和汲極區17b,至此 完成一電晶髏元件。 接著,沈積第一絕緣層18,例如是一硼磷矽玻璃 (BPSG)層,復蓋在前述電晶饉元件的表面上,並以微影 成像(microlithography)和#刻程序在其中形成一接觸開 口(contact opening)19,露出電晶艘的没極區17b,由於 此接觸開口 19並非位於本圈示中同一剖面上,因此以虚 本紙張尺度逋用中國國家揉率(CNS > A4规格(210X297公釐) (請先Μ讀背面之注意事項再填寫本頁) 訂 鐘濟部中央揉率f工消费合作杜印氧 A7 B7 五、發明説明(4 ) 線標示之。形成一導電層覆蓋在第一絕緣層18表面上並 填滿接觸開口 19 ’藉以和汲極區1$)形成電性連接,此 導電層經蝕刻定義圖案後即構成記憶元件的位元線2〇。 接著’沈積第二絕緣層21,例如是一 BPSG層,復蓋在 第一絕緣層18和位元線20露出的表面上,同樣地以微 影成像和蝕刻程序在第一、第二絕緣層18、21中形成 一另接觸開口 22,露出汲極區17b當作接觸區。 之後,沈積一導電層23,例如是一摻有雜質之複晶 矽層,復蓋在BPSG層21表面上並填滿接觸開口 22,藉 以和接觸區形成電性連接》形成一具粗糙表面之薄導電 層24 ’例如是以低壓氣相沈積(LPCVD)程序形成一表面 凹凸不平的薄複晶矽層,復蓋在導電層23表面上。 接下來,請參見第2B圈,以微影成像程序在具粗糙 表面之薄導電層24上形成一光阻圖案(未顯示),該住欲 形成電容的區域。利用上述光阻圈案當作罩幕,依序蝕 刻薄導電層24和導電層23至第二絕緣層21表面為止, 定義出各電容器的範圍。去除光阻圈案後,即留下導電 層23a和薄導電層24a共同構成一儲存電極25。 請參見第2C圖’在儲存電極25和第二絕緣層21露 出的表面上形成一介電質層26,例如是氧化矽層、氮化 發層、氣氧化梦層、氧化组(Ta2〇5)層、或鐵電(ferroelectric) 材料層。最後,在介電質層26上形成一第二導電層,例 如’以CVD法沈積一複晶矽層,經蝕刻定義圈案以形成 一相對電極27,完成一記憶元件電容器c的製造。 -7- ( CNS ) A4«u«- ( 210 X 2974^11 )~~~ (請先閲讀背面之注意事項再填寫本頁) 装. 訂 經濟部中央梯率局貝工消费合作社印«. A7 B7 五、發明説明(5 ) 很明顢地,前述製造動態隨機存取記憶單元之電容 器的方法,由於係在形成具粗糙表面之薄導電層24後, 才進行蝕刻程序來定義出各電容器器範圍的,故其所製 得的儲存電極25僅在頂部仍保有粗糙表面之薄導電層 24,而在側壁上則沒有,引此儲存電極的整艘表面積增 加有限,提升電容量的效果亦受限制,影響元件之性質。 有鑑於此,本發明之目的在提供一種積體電路電容 器的製造方法,其可在儲存電極的頂部及各側壁上均形 成粗糙表面,確保在電容器水平尺寸持續縮小化情況 下,仍能提供足夠高的電容量。 為了達成上述目的,本發明提出一種動態隨機存取 記憶單元之電容器的製造方法,其利用一具步階復蓋率 差異性的遮蔽層,來保護儲存電極之粗糙表面構造,藉 以提升電容器的電容量並減少缺陷的發生,該製造方法 包括下列步驟:(a)提供一半導體基底,其上形成有一電 晶體,包括閘極、源極和汲極區,以及一絕緣層,覆蓋 在電晶艎上;(b)在絕緣層中形成一接觸開口,用以露出 源極和汲極區之一當作接觸區;(c)形成一第一複晶矽層 覆蓋在絕緣層表面上,並填滿接觸開口,藉此舆接觸區 作電性連接;(d)選擇性地蝕刻第一複晶矽層至絕緣層表 面為止,用以形成凹槽而界定出各電容器的範圍;(e)形 成一具粗糙表面的薄複晶矽層,復蓋在第一複晶矽層和 絕緣層露出的表面上;(0形成一遮蔽層覆蓋在薄複晶矽 層上,其中遮蔽層位於凹槽底部部分的厚度較其他部分 本紙張尺度適用中國國家揉準(CNS ) Α4规格(210X297公釐) (請先閲讀背面之注意ί項再填寫本頁) 裝· 訂 經濟部中央揉準局貝工消费合作社印裝 A7 B7 五、發明説明(6 ) 者為薄;(g)施行一非等向性蝕刻程序,用以去除遮蔽層 位於凹槽底部的部分;(h)去除薄複晶矽層未被遮蔽層蓋 住的部分,露出部分絕緣層的表面;(i)去除遮蔽層,藉 此剩餘的薄複晶矽層和第一複晶矽層共同構成一電容器 的儲存電極;(j)在儲存電極和絕緣層露出的表面上形成 一介電質層;以及(k)在介電f層上形成一第二複晶碎 層,構成一相對電極,完成動態隨機存取記憶單元之電 容器的製造。 根據本發明的較佳實施例,一種動態隨機存取記憶 單元之電容器的製造方法,其中上述具粗糙表面的薄複 晶矽層,係利用低壓化學氣相沈積(LPCVD)程序形成的, 而上述遮蔽層係一利用矽甲烷或四乙基矽氧烷(TEOS)為 原料所沈積的氧化層。 為了讓本發明之上述和其他目的、特徵、及優點能 更明顯易僅,下文特舉若干較佳實施例,並配合所附圖 式,作詳細說明如下: 圖式之簡單說明 第1圈係一般DRAM中一記憶單元的電路示意圖; 第2A至2C圈均為剖面圈,繪示一種習知動態隨機 存取記憶單元之電容器的製造流程;以及 第3A至3F圖均為剖面示意圖,用以說明依據本發 明之電容器製造方法一較佳實施例的製造流程。 實施例 請參見第3A圖,於一半導體基底30,例如是一矽 本紙張尺度逍用中國國家標牟(CNS ) Α4规格(210X297公釐) ---------Λ 装-----—訂 - , /|\ (請先閱讀背面之注$項再填寫本頁) A7 B7 五、發明説明(7 ) 基底上形成一場氧化層31以界定出元件區》接著依序形 成一閘氧化層32、一複晶矽層33、及一保護層34,並 以微影成像和姓刻程序定義圖案’形成一閘電極構造。 然後利用此閘電極構造當作單幕,佈值雜質進入半導想 基底10中以形成淡摻植(lightly doped)源極區35a和没極 區3 5 b。其後’在閘電極構造的側壁上以沈積和回姓刻 程序形成一絕緣側壁層36,再以閘電極構造和絕緣側壁 層36當作單幕,佈值較高濃度雜質進入半導體基底3〇 中以形成源極區3 7a和没極區3 7b,至此完成一電晶鍾元 件。 齷濟部中央操率馬男工消费合作杜,S-氧 ^^1- ^^1 m i^i ^^1 ^^1 ^—Bi V 1.^1 ^^1 ^^1 ·ϋ am m -I /Ϊ, (請先M讀背面之注f項再填寫本頁) 接著,沈積第一絕緣層38,例如是一硼磷矽玻璃 (BPSG)層,覆蓋在前述電晶想元件的表面上,並以微影 成像和姓刻程序在其中形成一接觸開口 39,露出電晶想 的汲極區37b,由於此接觸開口 39並非位於本圖示中同 一剖面上’因此以虚線標示之。形成一導電層覆蓋在第 一絕緣層38表面上並填滿接觸開口 39,藉以和汲極區 37b形成電性連接’此導電層绿蝕刻定義明案後即構成記 憶元件的位元線40。接著,沈積第二絕緣層41,例如 是一 BPSG層,覆蓋在第一絕緣層38和位元線40露出的 表面上’同樣地以微影成像和蝕刻程序在第一、第二絕 緣層38、41中形成一另接觸開口 42,露出沒極區37b 當作接觸區。 之後,沈積一導電層43,例如是一摻有雜質之複晶 矽層,復蓋在BPSG層41表面上並填滿接觸開口 42,藉 -10- 本紙張尺度適用中國國家揉率(CNS ) A4规格(210X29*7公釐) 鑪濟部中央揉準局貝工消费合作社印«. A7 B7 五、發明説明(8) 以和接觸區形成電性連接。接著,以微影成像程序在導 電層43上形成一光阻圖案(未顯示),該住欲形成電容的 區域。利用上述光阻圈案當作罩幕,蝕刻導電層43至第 二絕緣層41表面為止,用以形成凹槽60而分割導電層 43 ’界定出各電容器的範圍。然後,形成一具粗糙表面 之薄導電層44,例如是以低壓氣相沈積(LPCVD)程序, 形成一表面凹凸不平的薄複晶矽層,復蓋在導電層43和 第二絕緣層41露出的表面上》 接下來’請參見第3B圈,形成一遮蔽層50覆蓋在 具粗糙表面之薄複晶矽層44上,例如:使用矽甲烷或四 乙基妙氣炫;(TEOS)為原料,以電漿加強化學氣相沈積 (PECVD)程序來形成一氧化層。其中,調整遮蔽層5〇的 步暗復蓋率,使得其在導電層43上方部分的厚度^大於 在凹槽60底部部分的厚度。以復蓋率66%為例,當t丨 達 5000A時,t2 為 3300A。 請參見第3C圈’施行一非等向性(anisotropical)姓刻 程序,例如是活性離子蝕刻(RIE),用以蝕刻遮蔽層5〇, 至完全去除其位於凹槽60底部的部分為止,而遮蔽層5〇 位在導電層43上方及側壁上的部分則因厚度較大,仍可 保有殘餘厚度而復蓋其下方的薄複晶矽層44。之後,利 用剩餘之遮蔽層50a當作單幕’姓刻薄複晶發層44以露 出第二絕緣層41的部分表面’形成如第3d圖所示之構 造,圖中標號44a係表示剩餘的薄複晶發層。 請參見第3E圈’施行一漁式姓刻程序,例如是浸泡 -11- 本纸張尺度適用中國國家標準(CNS ) A4规格(2丨0X297公釐) ......-«II I J - -=----. I —n ^^1 n m--- ·-/\ (請先閲讀背面之注意事項再填寫本頁) 鍾濟部中央標率局貝工消费合作社印装 A7 B7 五、發明説明(9) 在氟化氱(HF)溶液中,以去除薄複晶矽層4知。至此, 露出具粗糙表面之薄導電層44a和導電層43共同構成一 儲存電極45。接下來,請參見第3F圖,在儲存電極45 和第二絕緣層41露出的表面上形成一介電質層46,例 如是氧化矽雇、氮化矽層、氮氧化矽層、氧化钽(Ta205) 層、或鐵電(ferroelectric)材料層。最後,在介電質層46 上形成一第二導電層,例如,以CVD法沈積的複晶矽層, 其可摻植雜質以增加導電度,於蝕刻定義圖案後形成一 相對電極47,完成動態隨機存取記憶單元之電容器C的 製造。 本發明製造電容器的方法,由於係在蝕刻導電層43 以定義電容範圍後,才形成一具粗糙表面之薄複晶矽層 44,並且利用一遮蔽層50來保護儲存電極上之薄複晶矽 層44,使所製得的儲存電極45在其頂部及各側壁上均 具有粗糙表面之薄複晶矽層44,因此儲存電極的整體表 面積可大幅增加,不僅有助於提升電容器的電容量,並 且可減少元件缺陷,提高製程可行性及穩定性。 本發明雖然已以一較佳實施例揭露如上,然其並非 用以限定本發明,任何熟習此技藝者,在不脫離本發明 之精神和範圍内,當可作些許之更動與潤飾,因此本發 明之保護範圍當視後附之申請專利範圍所界定者為準。 -12- 本纸張尺度逍用中國國家揉準(CNS ) A4規格(210X297公釐) n·· nn n^i HI nn nn IN. n an UK n^i 、一一eJ >'yft\ • - (請先閲讀背面之注$項再填寫本頁)
Claims (1)
- A8 B8 C8 D8 經濟部中央梯準局WC工消费合作社印«- 六、申請專利範圍 1. 一種動態隨機存取記憶單元之電容器的製造方 法,包括下列步驟: (a) 提供一半導體基底,其上形成有一電晶體,包括 閘極、源極和汲極區,以及一絕緣層,覆蓋在該電晶體上; (b) 在該絕緣層中形成一接觸開口,用以露出該源極 和汲極區之一當作接觸區; (c) 形成一第一複晶矽層覆蓋在該絕緣層表面上,並 填滿該接觸開口,藉此與該接觸區作電性連接; (d) 選擇性地蝕刻該第一複晶矽層至該絕緣層表面 為止,用以形成凹槽而界定出各電容器的範圍; (e) 形成一具粗糙表面的薄複晶矽層,覆蓋在該第一 複晶矽層和該絕緣層露出的表面上; (f) 形成一遮蔽層復蓋在該薄複晶矽層上,其中該遮 蔽層位於該凹槽底部部分的厚度較其他部分者為薄; (g) 施行一非等向性蝕刻程序,用以去除該遮蔽層位 於該凹槽底部的部分; (h) 去除該薄複晶矽層未被該遮蔽層蓋住的部分,露 出該絕緣層的表面; ⑴去除該遮蔽層,藉此剩餘的該薄複晶矽層和該第 一複晶矽層共同構成一電容器的儲存電極; ⑴在該儲存電極和該絕緣層露出的表面上形成一介 電質層;以及 (k)在該介電質層上形成一第二複晶矽層,構成一相 對電極,完成該動態隨機存取記憶單元之電容器的製造。 •13- ---------- — i \ f% (請先閲讀背面之注^^項再填寫本頁) 、η 气! 本紙張尺度適用中國國家揉準(CNS ) A4规格(210X297公釐) 經濟部中央梯率局負工消费合作社印«. A8 B8 C8 D8 六、申請專利範圍 2. 如申請專利範圍第1項所述之動態隨機存取記憶 單元之電容器的製造方法,其中步驟(a)該絕緣層係由至 少一硼磷矽玻璃(BPSG)層所構成,且在該些硼磷矽玻璃 層之間形成有位元線。 3. 如申請專利範圍第1項所述之動態隨機存取記憶 單元之電容器的製造方法,其中步驟(e)係以低壓化學氣 相沈積(LPCVD)程序形成該具粗糙表面的薄複晶矽層。 4. 如申請專利範圍第1項所述之動態隨機存取記憶 單元之電容器的製造方法,其中步驟(f)該遮蔽層係一利 用矽甲烷或四乙基矽氧烷為原料所沈積的氧化層。 5. 如申請專利範圍第1項所述之動態隨機存取記憶 單元之電容器的製造方法,其中步驟⑴該介電質層的材 質係選自於由氧化矽、氮化矽、氮氧化矽、氧化钽、及 鐵電材料所構成之組群。 6. —種積體電路電容器之儲存電極的製造方法,包 括下列步驟: (a) 提供一半導體基底,其上復蓋有一絕緣層,該絕 緣層中形成一接觸開口; (b) 形成一第一導電層覆蓋在該絕緣層表面上,並填 滿該接觸開口; (c) 選擇性地蝕刻該第一導電層至該絕緣層表面為 止,用以形成凹檜而界定出各電容器器的範圍; (d) 形成一具粗糙表面的薄導電層,覆蓋在該第一導 電層和該絕緣層露出的表面上; -14· 本纸張尺度適用中國國家揉率(CNS ) A4規格(210X297公釐) ---------':多------訂-------f Ί *·, .Jm (請先閲讀背面之注$項再填寫本頁) 經濟部中央梯準局属工消费合作社印装 A8 B8 C8 D8 ττ、申請專利範圍 (e) 形成一遮蔽層覆蓋在該薄導電層上,其中該遮蔽 層位於該凹槽底部部分的厚度較其他部分者為薄; (f) 施行一非等向性蝕刻程序,用以去除該遮蔽層位 於該凹槽底部的部分; (g) 去除該薄導電層未被該遮蔽層蓋住的部分,露出 該絕緣層的表面;以及 (h) 去除該遮蔽層,藉此剩餘的該薄導電層和該共同 構成一電容器的儲存電極。 7. 如申請專利範圍第6項所述之積體電路電容器之 儲存電極的製造方法,其中步驟(a)該絕緣層係一硼磷矽 玻璃(BPSG)層。 8. 如申請專利範圍第6項所述之積體電路電容器之 儲存電極的製造方法,其中步驟(b)該第一導電層係一複 晶矽層》 9. 如申請專利範圍第6項所述之積體電路電容器之 儲存電極的製造方法,其中步驟(d)係以低壓化學氣相沈 積(LPCVD)程序形成該具粗糙表面的薄導電層。 10. 如申請專利範圍第6項所述之積艎電路電容器之 儲存電極的製造方法,其中步驟(e)該遮蔽層係一利用碎 甲烷或四乙基矽氧烷為原料所沈積的氧化層。 ---------^------tr-------岣-1 ‘ , «ft. (請先閲讀背面之注$項再填寫本頁) -15- 本纸張尺度逋用中國鬮家標率(CNS ) A4规格(210X297公釐)
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW086110249A TW388093B (en) | 1997-07-19 | 1997-07-19 | Method for fabricating DRAM cell capacitor |
US08/996,193 US5858835A (en) | 1997-07-19 | 1997-12-22 | Method for fabricating a capactior in a DRAM cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW086110249A TW388093B (en) | 1997-07-19 | 1997-07-19 | Method for fabricating DRAM cell capacitor |
Publications (1)
Publication Number | Publication Date |
---|---|
TW388093B true TW388093B (en) | 2000-04-21 |
Family
ID=21626817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW086110249A TW388093B (en) | 1997-07-19 | 1997-07-19 | Method for fabricating DRAM cell capacitor |
Country Status (2)
Country | Link |
---|---|
US (1) | US5858835A (zh) |
TW (1) | TW388093B (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE69638103D1 (de) * | 1995-06-07 | 2010-02-04 | Univ North Carolina | Die transduktion von myoblasten mittels vektoren aus adenoassoziierten viren |
US6037219A (en) * | 1998-06-25 | 2000-03-14 | Vanguard International Semiconductor Corporation | One step in situ doped amorphous silicon layers used for selective hemispherical grain silicon formation for crown shaped capacitor applications |
TW383500B (en) * | 1998-10-03 | 2000-03-01 | United Semiconductor Corp | Manufacturing method for lower electrode of capacitor using hemisphere grain polysilicon |
US6436763B1 (en) * | 2000-02-07 | 2002-08-20 | Taiwan Semiconductor Manufacturing Company | Process for making embedded DRAM circuits having capacitor under bit-line (CUB) |
KR100418570B1 (ko) * | 2001-06-30 | 2004-02-11 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자 제조방법 |
US20040088262A1 (en) * | 2002-11-06 | 2004-05-06 | Alacritech, Inc. | Enabling an enhanced function of an electronic device |
DE102012100629B4 (de) * | 2012-01-25 | 2016-01-21 | Otto Junker Gmbh | Verfahren und Vorrichtung zum Verbinden zweier Enden metallischer Bänder |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0165499B1 (en) * | 1995-01-26 | 1998-12-15 | Samsung Electronics Co Ltd | Capacitor fabrication method of semiconductor device |
US5554557A (en) * | 1996-02-02 | 1996-09-10 | Vanguard International Semiconductor Corp. | Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell |
-
1997
- 1997-07-19 TW TW086110249A patent/TW388093B/zh not_active IP Right Cessation
- 1997-12-22 US US08/996,193 patent/US5858835A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5858835A (en) | 1999-01-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7179706B2 (en) | Permeable capacitor electrode | |
JPH1022476A (ja) | 容量素子 | |
TWI455250B (zh) | 動態隨機存取記憶體低寄生電容接觸層及閘極結構及其製程 | |
JP2689031B2 (ja) | 半導体記憶装置およびその製造方法 | |
TW320761B (en) | Manufacturing method of high density DRAM with cylindrical stack capacitor | |
TW388093B (en) | Method for fabricating DRAM cell capacitor | |
TW392282B (en) | Manufacturing method for cylindrical capacitor | |
US20020106854A1 (en) | Semiconductor memory device and method of producing the same | |
TW388984B (en) | Dynamic random access memory manufacturing | |
TW432584B (en) | Extended trench for preventing interaction between components of stacked capacitors | |
TW306064B (en) | Semiconductor memory device with capacitor (part 6) | |
TW385541B (en) | Method for making storage node in the DRAM | |
TW401641B (en) | The manufacture method of cylindrical stack capacitor | |
TW407377B (en) | Method for manufacturing crown shape capacitor | |
US6236080B1 (en) | Method of manufacturing a capacitor for high density DRAMs | |
TW399325B (en) | The manufacturing method of DRAM capacitor | |
TW410471B (en) | Manufacturing method for dual cylinder capacitor | |
TW312828B (en) | Manufacturing method of semiconductor memory device with capacitor(5) | |
TW415002B (en) | Fabrication of multi-anchor capacitor of semiconductor memory | |
TW432698B (en) | Method for fabricating capacitor of dynamic random access memory | |
TW302541B (en) | Method of improving height difference between memory cell array of memory and peripheral circuit | |
TW390025B (en) | Method of fabricating dual cylindrical capacitor | |
TW439274B (en) | Fabricating method of capacitor for dynamic random access memory | |
TW384522B (en) | Pedestal type storage capacitor structure and the manufacturing method | |
TW405259B (en) | Manufacture method of the charge storage structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
MK4A | Expiration of patent term of an invention patent |