TW379433B - Interconnects using metal spacers and method for forming same - Google Patents
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Description
經濟部中央標準局員工消費合作社印製 A7 -------—--, Β7 _;_ 五、發明説明(!) 發明背景 1. 技術領域 本發明大致係關於半導體製造,特別是關於半導體製造 中之互連。 2. 背景技術 現代疋VLSI半導體處理可用於在一單晶片上製成數以 百萬計(裝置’欲連接諸裝置時VLSI設計係使用若干導 電線’諸互連線通常設於許多不同層上’一般稱之為金屬 層1、金屬層2等’互連線通常利用不同型式之層間互連 結構而接於上方或下方之其他互連線,此互連結構一般稱 為检’目前已有多種製造諸栓之不同技術。互連栓大致係 利用一分離之金屬互連層以連接諸層,而其他技術可使用 錐形通孔(tapered vias)(即絕緣物中之錐形開孔將金屬層 分隔而形成連接),互連栓已逐漸普遍,因為其結構可供做 較大之比例及因此而較大之裝置密度。 請參閱圖5 ’其說明—半導體部8〇〇,在半導體部8〇〇 中,一互連栓802連接於一第一連接線8〇4與一第二連線 8〇6之間’互連栓802由一具有鈦/氮化鈦(Ti/TiN)襯墊8〇8 之鶴(W)芯體80 1組成’但是有時亦可採用其他適當之材料 〇 理想上互連检8〇2係直接與第一連接線804與第二連接 線806相鄰接’惟’用於晶片失準之光罩通常在栓802與 連接線804、806之間產生偏移量,只要栓與連接線之間 仍有足量之連接則其大致上可接受。 -4 · 本紙張尺度適用中國國家榡準(CNS ) A4規格(210X297公釐) I I - - 1- - - ! - I , / -- —I - - ........ . (請先閱讀背面之注意事項存填寫本筲) 經濟部中央標準局員工消費合作社印製 A7 ________ - B7 . 五、發明説明(2 ) 第一、二連接線804、806大致由一高導電性金屬组成 ,例如鋁銅(AlCu)或另一導體,例如多晶矽,鋁銅選用之 原因在其良好之導電性,其另一優異處係因對鋁銅製出圖 案較為容易,即沈積及反應離子蝕刻(RIE)或方向性之蝕刻 〇 連接線804大致製造上為先全面性沈積一層鋁銅,隨後 全面性沈積一層鈦8 10,光阻隨後施加、曝光及顯像,以 留下光阻之圖案於鈦與鋁銅之層上,然後利用反應離子蝕 刻以蝕除任意光阻顯像處之鈦/鋁銅。反應離子蝕刻使用氯 基離子’其係呈化學性反應與物理性衝擊於鈦/鋁銅,僅留 下光阻所覆蓋之部份鈦/鋁銅。 反應離子蝕刻之一副作用為一聚合膜8 14形成於鈦/鋁 銅之侧壁上’此係因反應離子蚀刻期間發生光阻衰退所致 ’光阻大致含有碳,其在蝕刻過程中結合於原子以形成碳 化聚合物原子’且其本身沈積於献/鋁銅之側壁上,諸聚合 膜8 14(圖中以黑線說明)並未蝕刻,而逐漸成為一種型式之 側壁光罩。此聚合膜之優點在於防止氯氣等向性地蝕入近 垂直鈥/銘銅金屬線之側面’避免互連線中出現下切口之可 能性。 雖然鋁銅具有多項優點,但是亦有易電致遷移之缺點, 當足量之電流施加於鋁銅時,電致遷移即於鋁銅線中造成 孔隙,若孔隙太大則會形成電路開斷。 此為鈥層810為什麼製成於鋁銅連接線804上方之原因 ’鈥層用於將線拉攏及於鋁銅線中之孔隙形成開斷處提 -5- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公楚) ----------裝------訂 (請先閲讀背面之注意事項再填寫本頁) A7 .B7 經濟部中央標準局員工消費合作社印製 五、發明説明(3 ) 供另一電流路徑,相較於鋁銅則鈦具有較差之導電性,但 是其可在開始發生電致遷移之前先導通大量電流,因此欽 層8 1 0可增加鋁銅連接線804之壽命。 連接線804係透過互連栓802而連接於連接線8〇6,互 連栓可用於較其他技術大之密度中,❹使用錐形通孔, 且其填入金屬以做為下一金屬層之—部份。 互連栓通常使用鎢做為—填充材料’使用鎢係因其可利 用化學氣相沈積法(CVD)沈積入—近垂直之孔中,以構成 一栓,其他材料如利用濺鍍或蒸鍍而沈積之鋁銅不採用之 原因在其於沈積入一孔内時極易產生孔隙。鈦/鋼連接線 804形成後,一絕緣物例如二氧化矽(Si〇2)或聚亞醯胺即全 面性(blanket)沈積及利用CMP加以平坦化,如圖中之線8 15 所π。一栓開孔或孔形成於絕緣物中,將一開孔曝現於互 連線804,並藉由施加光阻、曝光及顯像光阻中之開孔、 反應離子蝕刻絕緣物、及去除不必要之光阻且令其留在氧 氣電漿中清洗。 其次,栓8〇2藉由濺鍍一薄鈦/氮化鈦(Ti/TiN)層8〇8於 孔内而形成,形成鈦/鈦氮層808係為了防止鎢CVD製程 中之氟反應於鈦而產生三氟化鈦(TiF3),此為一極高阻抗 之材料。其次’鎢以化學氧相沈積於孔内,以填充於孔, 一化學機械式研磨(CMP)用於將鎢磨成平坦狀。 第二連接線806隨後依相同於第一連接線8〇4之方式製 成,因此,第一、二連接線804、8〇6係以鎢互連栓go〗 連接,不利的是此系統有其缺失,特別是聚合膜8丨4有如 -6- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公楚) ^------1T (請先閲讀背面之注意事項再填寫本頁) A7 A7 經濟部中央標準局員工消费合作社印裝 五、發明説明(4 ) 一絕緣物,因此,鶴检802與第一互連線804之間唯一電 力連接即是透過鈥/鈇氮層808及在區域816處之鈥層810頂 部。 在失準之狀沉中’僅一部份之鈇/敛氮層808在區域816 中接觸於一部份之飲層810 ’此外,鈦及鈦氮皆為不良之 導電性’其大致上在習知技術中尚可接受,因為諸層較薄 。惟’低導通度結合於失準時即產生問題,因為半導體裝 置密度增加而連接面積變小,諸此因素皆可增加連接之阻 抗’且在實際上達到連接之間無充分導通之狀況。 於是,吾人所需者為一種在連接線與互連栓之間達成互 連之方法與結構,且充分之導通互連係隨裝置尺寸減小而 更加確定。 發明敘述 本發明較佳實施例係在層間互連線之間提供增加之導 通度,較佳實施例利用互連線侧面上之侧壁間隔物,以掸 加互連線與互連栓之間接觸面積,此項面積之增加可改^ 連接阻柷及更加縮小裝置尺寸,在連接之導通度中無不 接受之降低。 …° 本發明之前述及其他特性、優點可由本發明一較佳實施 例之以下特別說明中獲得瞭解,其亦說明於相關圖式^她 圖式簡單說明 本發明之較佳實施例將配合附圖說明於後, 係指相同元件,及: 相问代 圖1係本發明第一貫施例之—連接線與一互連拾之哉面 本紙張尺度適财關 袭------1T (請先閱讀背面之注意事項再填寫本頁) 五、發明説明(5 ) 侧视圖; 連接線與一互連栓之截面 互連栓之截面 互連栓之截面 (請先閲讀背面之注意事項再填寫本頁) 圖2係本發明第一實施例之 立體圖; 圖3係本發明第二實施例之一連接線與一 側視圖; ^ 圖4係本發明第三實施例之一連接線與一 側視圖;及 ' 圖5係一習知技術連接線與— 運栓又截面側視圖。 實施本發明之最佳模式 本發明之較佳實施例係增加互連線與層間互連栓之間 之接觸面積’較佳實施例使側壁間隔物於互連線之例面: ’以利增加互連線與互連栓之間之接觸面積,此面積之增 加將降低連接電阻及造成半導體裝置之密度増加。 Η 請即參閱圖,圖1係本發明第一實施例之一半導體部 橫截面圖,半導體部100包含一互連拴1〇2,可連接於第 一連接線1 04與一第二連接線106之間。 經濟部中央標準局員工消費合作社印製 第一、二連接線104、106大致包含一具有良好導電性 之金屬,例如鋁銅(AlCu)或另一適當之導體,鋁銅之選定 係因為其良好之導電性’其另一優點在於因為鋁銅較易於 以一反應離子蚀刻(RIE)或方向性蚀刻製出圖案。 欲構成弟一連接線1 0 4時’需沈積一铭銅或其他適當材 料層,其次將一層妖沈積於銘銅上,一光阻之光罩沈積及 製成圖案’隨後令晶片進行反應離子蚀刻,RIE姓刻可去 除多餘之鋁銅與鈦,因而形成鋁銅連接線104及鈦層11 〇。 -8 - 本紙張尺度適用中國國家標準(CNS > A4規格(210X 297公釐) 經濟部中央樣準局員工消費合作社印製 A7 B7 五、發明説明(6 ) 反應離子蚀刻之一副作用在於聚合膜生成於鈦/鋁铜之 側壁上’其係因反應離子蝕刻期間發生光阻衰退現象而引 起’聚合膜1 14具有極為不良之導電性,且會使第一連接 線1 04絕緣於其連接之互連栓。 圖1所示之第一實施例中,侧壁間隔物12〇、122係在 絕緣物沈積之前先添加於第一連接線丨〇4,側壁間隔物特 別是侧壁間隔物122,其可於第一連接線1 〇4與互連栓i 02 <間提供另一導通路徑,尤其侧壁間隔物122可沿著其外 侧而接觸於鈦/鈦氮層丨08。圖i中,電流流動線丨5 〇顯示 沿一直接低電阻路徑而自第一連接線〖〇4流至第二連接線 1 〇6之電流方向’線丨52顯示一第二路徑例子,其係一較 问之廷阻但是分饰於一較大面積中,因此路徑之整體電阻 皆較低。 參閱圖2,半導體部之一立體圖即說明增大導通度之區 域’互連栓102連接於側壁間隔物122,再由此處連接於 第一連接線104 ’侧壁間隔物1 u沿著連接線1 〇4之整個 側壁以連接於第一連接線! 04,電流皆沿第一連接線1 〇4 之侧壁而自第一連接線! 〇4流至侧壁間隔物丨22。特別的 是’第一連接線i 04與側壁間隔物! 22之間設有一大導通 區域,此導通區之尺寸可消除聚合膜丨丨4所產生之增高電 阻’因此’使用侧壁間隔物i22可增加第一連接線1 〇4與 互連栓1 02之間之連接導通度。 參閱圖1 ’在鎢沈積於侧壁間隔物〗20、122之前,鈥 與氮化鈦之沈積物係形成於晶片表面上,此鈦/鈦氮層(圖 -9- 本紙張尺度適用中國國家標準(CNS ) A4規格(2ΐ〇χ 297公釐) --------' .1 裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 L. A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明(7) 中未示)降低對連接線104之接觸電阻,且在側壁間隔物 120、 122之鎢進行化學氣相沈積期間可防止連接線104 受到六氟化鎢(WF6)㈣,若鎢利用另—技術沈積,例如 物理氣相沈積(PVD)’則鈦/鈦氮層即不必要,儘管其仍可 提供增加之導通度。 侧壁間隔物120、122隨後最好利用CVD或pvD先將一 :占之鎢層沈積於晶片表面上,鎢層然後以固定方向在垂 直方向蝕刻,此製程將鎢留置於第一連接線104之侧壁上 而自水平表面去除鈦/鈦氮與鎢,因而形成侧壁間隔物 122此製程為製出間隔物丨的較佳方法, 因為其可不需要其他之遮蔽步驟。 下-步驟為沈積介電材料以覆蓋第一連接線ι〇4,介電 ^料可包含二氧切或任意其他之適當材料,然後利用化 學機械式研磨(CMP)以將介電質平坦化。 下一步鄉為在介電孔中構成—孔':其中形成互連检,此 係利用俗稱之介層蝕刻製程完成,光阻於此形成圖案且顯 影形成:蝕刻光罩,介電質隨後進行一反應離子蝕刻,而 由此形成互連栓孔,反應離子蝕刻經選定以蝕刻介電質, 且遠迅速於對鈦層110或侧壁間隔物ΐ2〇、Η]。 在孔形成於介電質中後,—鈥/氮化欽(Τι/ΤιΝ)襯塾1〇8 ρ /成於孔中H 108最好為職錢沈積,使用或不使用 「準直儀㈣llmate〇,但是其他適當之方法亦可使用。其 次’互連栓102之芯體係形成於孔中’此最好利用化學氣 相沈積-金屬導體例如鎢(w)於孔内且填滿全孔而成,當 -10- 本紙張尺度適用中® S家標準(CNS ) M規格(210^^7 m I 11. ϋ«ι I I i I — 士R- -- - I ·1 I - -........ TV 0¾ 、-'ff (請先閲讀背面之注意事項再填寫本頁) A7 A7 經濟部中央標準局員工消費合作社印製 五、發明説明(8) 然’其他適當之材料及製法亦可使用。 隨後使用一化學機械式研磨(CMP)將裝置平坦化,第二 連接線106則以相同於第_連接線1〇4之方式製成,因此 ,第一、二連接線104、106利用一互連栓102連接,此 —互連栓係一層間互連結構例子,用於將連接線接至—金 屬層或另一者。 因此,圖1中之第一實施例在互連栓與連接線之間提供 一改良之導通路徑,改良之路徑係藉由一導通路徑通過侧 壁間隔物且進入互連栓而成,此改良部份即可不需要额外 之光罩步驟或其他多餘之製程變化。 請即參閱圖3,本發明之一第二實施例說明於其内,在 此實施例中,第一連接線以相同於第一實施例之方式構成 ,特別是第一連接線係先沈積一外層之鋁銅或其他適當 材料以及將一鈦層沈積於鋁銅上,光阻隨後沈積、曝光及 顯影,而令光阻之圖案留存於鋁銅層上,再以反應離子蝕 刻触去任何無光阻遮蓋之鋁銅及鈦處。 在此第二實施例中,反應離子蝕刻係於鋁鋼全部深度去 除之前即中止,反應離子蝕刻再次具有形成一聚合膜3 W 於鋁銅侧壁上之副作用,這些聚合膜3丨4(圖中以黑線表示 )並不蝕刻,且成為一種型式之侧壁光罩。聚合膜雖形成於 鋁銅之侧壁上,但是並未形成於鋁銅之水平表面上,其原 因為RIE蝕刻期間所發生之離子衝擊係垂直向下,以^止 聚合物建立於水平表面上。 一欽/欽氮層(圖中未示)最好隨後沈積以降低對連接 (請先閱讀背面之注意事項再填寫本頁} •絮· '-° -11 -
經濟部中央標準局員工消費合作社印裝 3 Ο 4之接觸阻抗,且在鎮之化遂洛^ # 隹灼心彳匕予軋相沈積期間利用六氟化 鶴(WF6)以防止連接線3 〇4蝕刻。 侧壁間隔物320、322隨後藉由沈積—服貼之鶴或農他 適當材料層於晶片表面上而形成,其最好再次利用—Μ 製程,鈦/鈦氮及鎢層以固定方向在垂直方向蝕刻,直到僅 餘下侧壁間隔物320、322。 在垂直方向中之方向性蝕刻隨後開始及持續,直到鎢> 鈦氮/鈦/鋁銅自線之間移除為止,侧壁間隔物32〇 、32^ 遮蔽下方之鋁銅,因此方向性之蚀刻僅自光阻或侧壁間隔 物320、322未覆蓋之區域去除鋁銅,局部蝕刻鋁銅,構 成侧壁間隔物及蝕刻其餘鋁銅之製程即製出一第一連接 線304,且有一「階級」自各鋁銅侧壁伸出。 由於在鋁銅之水平表面上無聚合膜,第一連接線階級之 頂表面可在側壁間隔物322與第一連接線3〇4之間增添額 外 < 向導通度區域3 10,此外,侧壁間隔物322係沿連接 線304之侧壁311以接至第一連接線3〇4,在第一實施例 中,聚合膜3 14形成一高電阻路徑,但是其係由側壁間隔 物322與第一連接線304之間之大尺寸導通區域來補償。 參閱圖4,其說明一第三實施例,此實施例係第二實施 例之調整,在第三實施例中,第一連接線56〇最好由沈積 一第一層519且隨後沈積一第二層521而構成,在較佳實 施例中,連接線560之第一層5 19包含鈦而連接線之第二 層52 1包含鋁銅,連接線依第二實施例方式製成圖案及蝕 刻’且蚀刻懸於或接近於連接線第一層5 19之頂部。側壁 -12- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐)
經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(10) 間隔物520、522隨後利用一適當材料例如鎢之服贴式沈 積與方向性蝕刻,以形成於連接線第二層52丨之侧壁上, 隨後再次使用方向性蝕刻而形成一連接線,其在連接線第 —層519及連接線第二層521之間過渡區之側壁中具有r 階級」。 由於水平表面上無聚合膜’在「階級」處之連接線第一 層頂表面處增添侧壁間隔物522與第一連接線560間的一 額外之高導通區域,此外,側壁間隔物522沿著連接線第 —層5 2 1之侧壁5 1 1以接於第一連接線5 6 0。如第一實施 例者’聚合膜3 14形成一高阻抗路徑,但是其係由侧壁間 隔物522與第一連接線之間之大尺寸導通區域來補償。 在第三實施例之變化中,連接線第—層5 19並非形成於 將第一連接線接至其下方連接線之一互連栓頂部,在此變 化中,「階級」之頂部係出現於互連栓與連接線第二層52 j 之間之過渡區處。 本發明之各實施例係於連接線與垂直互連栓之間提供 改良之導電性,此改良之達成可不需要多餘之處理步驟或 其他之光罩層’改良之導電性可容許元件尺寸持續縮小, 而保持充分接觸。 本發明雖已參考其較佳實施例揭示及說明,但是習於此 技者應瞭解在不脫離本發明精神範疇下仍可有型式與,細 部元件上之變化。 -13- 本紙張尺度適用中國國家標準(CNS ) A4規格(210x297公釐) -裝------訂 (請先閲讀背面之注意事項再填寫本頁)
Claims (1)
- A8 B8 C8 D8 1. 經濟部中央標準局員工消費合作社印策 於該 3. 如申 之步 鋁銅 4. 如申 之步 5. 如申 之步 、對 導電 側壁 6. 如申 之步 導電 六、申請專利範圍 種用於在一半導體裝置中製成 方法包含以下步驟: a) 在丰導體裝置之—基板上製成一第一層導電線; b) 在第一層導電線之一侧上製成至少一導電間隔物; c) 製成一互連結構,以接觸導電線之至少一部份及至少 一導電間隔物之至少一部份;及 d) 製成一第二層導電線且接觸於互連結構之至少一部 份。 2.如申請專利範圍第丨項之方法,其中製成第—層導電線 之步驟包含沈積一含有鋁銅之第一金屬層及一含有鈦 鋁銅上之頂層。 請專利範圍第2項之方法,其中製成第一層導電線 驟另包含沈積光阻 '對該光阻製出圖案、及蝕刻該 及該鈥。 請專利範圍第1項之方法,其中製成第—層導電線 驟包含在第一層導電線之一側壁中製成一階級。 請專利範圍第4項之方法,其中製成第一層導電線 驟包含沈積一導電材料、在該導電材料上沈積光阻 該光阻製出圖案、及蝕刻該導電材料,該蝕刻係在 材料冗全蝕穿之前即停止,藉此在第一層導電線之 中製成該階級。 請專利範圍第1項之方法’其中製成一側壁間隔物 驟包含服貼地沈積一導電材料且以方向性蝕刻該 材料。 I - 1 1 ·--- I ml ......n -'*R, - I ϋϋ —^1 ϋ^— 1^1 一 #先閲讀背面之注意事項鼻填寫本貢) -14- A8 B8 C8 D8 經濟部中央榡準局員工消費合作社印策 中請專利範圍 7·:申請專利範圍第6項之方法,其中該侧壁間隔物包含 8·如申請專利範園第1項之方法,其中製成第-層導電沒 〈步驟包含沈積-導電材料、在該導電材料上沈= ::該光阻製出圖案、及蚀刻該導電材料,在導電 穿之前該㈣即停止,藉此在第—層導 :中製出該階級’及其中製成一側壁間隔物之步驟J 地沈積-間隔物導電材料且以方向性钱; 物導電材料。 ^ 9·如申請專利_ Η之方法,其中製成第—層導電線 又步驟包含沈積一層第一導電材料與沈積—層第2導 電材料於該第一導電材料上、沈積光阻於該第二導;材 二f、對該光阻製出圖案、及蚀刻該第二導電材料:在 β第一導電材料完全蝕穿之前該蝕刻即停止,藉此在第 :層導電線之侧壁中製成一階級,及其中製出一侧壁間 隔物之步驟包含服貼地沈積一間隔物導電材料且以方 向性蝕刻該間隔物導電材料。 10.如申?專利範圍第9項之方法,其中第—導電材料包含 鈦,第二導電材料包含鋁銅及間隔物導電材料包含鎢。 如申請專利範圍第i項之方法,其中互連結構一 栓。 。1 12.如申請專利範圍第1項之方法,其中製成一第—層導電 線之步驟包含製成該第一層導電線於—底互連^頂: ’及其中一具有一頂表面之階級係設於該第—層導電 -15- 本紙張尺度適用中國國家棣準(CNS ) M胁(21〇><297公羡 n I n n n n n I , ' · I —- —丁 —— I--n . n 、T^^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 A8 B8 C8 , D8 六、申請專利範圍 線與該底互連栓之介面處,及其中製成至少一導電間隔 物之步驟包含製成一間隔物以接觸該階級之頂表面。 13. —種半導體裝置互連結構,用於在半導體裝置上改善一 第一層導電線及一第二層導電線之間之一層間互連導 電性,互連結構包含: a) 至少一導電侧壁間隔物,設於第一層導電線之一侧上 ;及 b) —層間互連,係接觸第一導電線之至少一部份及至少 一導電侧壁間隔物之至少一部份,且將該第一導電線 連接至該第二導電線。 14. 如申請專利範圍第13項之半導體裝置互連結構,其中 第一層導電線包含一含有鋁銅之第一金屬層及一含有 欽於該銘銅上之頂層。 15. 如申請專利範圍第1 3項之半導體裝置互連結構,第一 層導電線包含一設於第一層導電線侧壁上之一階級。 16. 如申請專利範圍第1 5項之半導體裝置互連結構,其中 第一層導電線包含一沈積與蝕刻而成之導電材料,及其 中階級係藉由導電材料完全蝕穿之前即停止蝕刻與導 電性侧壁間隔物製成之後再重行開始蝕刻而製成。 17. 如申請專利範圍第1 3項之半導體裝置互連結構,其中 導電性側壁間隔物包含一方向性蝕刻之服貼沈積式導 電材料。 18. 如申請專利範圍第1 7項之半導體裝置互連結構,其中 該側壁間隔物包含鎢。 -16- 本紙張尺度適用中國國家標準(CNS ) A4現格(210X297公釐) (請先閱讀背面之注意事項再填寫本頁) 裝. 經濟部中央標隼局員工消費合作社印裝 A8 B8 C8 D8 六、申請專利範圍 19. 如申請專利範圍第1 3項之半導體裝置互連結構,其中 第一層導電線包含一層第一導電材料及一層設於該第 一導電材料上之第二導電材料。 20. 如申請專利範圍第1 9項之半導體裝置互連結構,其中 該層第一導電材料延伸至該第二導電材料之一侧以外 ,而在第一導電材料之一侧中製成一階級。 21. 如申請專利範圍第20項之半導體裝置互連結構,其中 第一導電材料包含鈦,第二導電材料包含鋁銅,及侧壁 間隔物包含鶴。 22. 如申請專利範圍第20項之半導體裝置互連結構,第一 層導電線係設於一底互連栓頂部,及其中第一層導電線 與該底互連栓之介面處製出一階級,階級具有一頂表面 ,及其中該至少一導電性侧壁間隔物接觸於該階級之 頂表面。 23. —種在一半導體裝置中製成一層間互連之方法,該方法 包含以下步驟: a) 藉由沈積至少一導電材料、在該導電材料上沈積光阻 、對該光阻製出圖案、及蝕刻該導電材料,以製成一 第一層導電線於半導體裝置之一基板上,在該導電材 料完全蝕穿之前即停止該蝕刻,藉此製成該階級於第 一層導電線之侧壁中; b) 藉由服貼性沈積一間隔物導電材料及方向性蝕刻該 間隔物導電材料,以製成至少一導電性間隔物於第一 層導電線之一侧上; _- 17-_ 本紙張尺度適用中國國家揉準(CNS ) A4規格(210 X 297公釐) ' 訂^、 (請先閱讀背面之注意事項再填寫本頁) 六、申請專利範圍 A8 B8 C8 D8 份 部 一 少 至 之L 泉及 電., 導份 於部 觸一 接少 以至 ,之 構物 結隔 連間 互電 間導 層一 1 少 成至 製及 少 至 之 構 結 連 互 間 層 於 觸 接 且 線 電 導 層 二 #弟 。 一份 成部 製一 (請先閏讀背面之注意事項再填寫本頁) 裝- 訂 铲 經濟部中央標準局員工消費合作社印製 本紙張尺度適用中國國家標準(CNS〉A4現格(210 X 297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/838,371 US5808364A (en) | 1997-04-08 | 1997-04-08 | Interconnects using metal spacers |
Publications (1)
Publication Number | Publication Date |
---|---|
TW379433B true TW379433B (en) | 2000-01-11 |
Family
ID=25276953
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW086118940A TW379433B (en) | 1997-04-08 | 1997-12-16 | Interconnects using metal spacers and method for forming same |
Country Status (6)
Country | Link |
---|---|
US (2) | US5808364A (zh) |
JP (1) | JP2970757B2 (zh) |
KR (1) | KR100301644B1 (zh) |
MY (1) | MY117252A (zh) |
SG (1) | SG63828A1 (zh) |
TW (1) | TW379433B (zh) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5756396A (en) * | 1996-05-06 | 1998-05-26 | Taiwan Semiconductor Manufacturing Company Ltd | Method of making a multi-layer wiring structure having conductive sidewall etch stoppers and a stacked plug interconnect |
US6074943A (en) * | 1997-04-16 | 2000-06-13 | Texas Instruments Incorporated | Sidewalls for guiding the via etch |
US5969425A (en) * | 1997-09-05 | 1999-10-19 | Advanced Micro Devices, Inc. | Borderless vias with CVD barrier layer |
US5925932A (en) * | 1997-12-18 | 1999-07-20 | Advanced Micro Devices, Inc. | Borderless vias |
US6146996A (en) * | 1998-09-01 | 2000-11-14 | Philips Electronics North America Corp. | Semiconductor device with conductive via and method of making same |
TW503518B (en) * | 2000-04-19 | 2002-09-21 | Ibm | Interconnect via structure and method |
US6426286B1 (en) * | 2000-05-19 | 2002-07-30 | Lsi Logic Corporation | Interconnection system with lateral barrier layer |
US7087997B2 (en) | 2001-03-12 | 2006-08-08 | International Business Machines Corporation | Copper to aluminum interlayer interconnect using stud and via liner |
US6686279B2 (en) * | 2002-04-01 | 2004-02-03 | Chartered Semiconductor Manufacturing Limited | Method for reducing gouging during via formation |
US7196006B2 (en) * | 2004-04-13 | 2007-03-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Manufacturing method for microelectronic device |
US8299455B2 (en) * | 2007-10-15 | 2012-10-30 | International Business Machines Corporation | Semiconductor structures having improved contact resistance |
US10468346B2 (en) | 2018-04-09 | 2019-11-05 | International Business Machines Corporation | Advanced interconnects containing an IMT liner |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
JPH0354828A (ja) * | 1989-07-24 | 1991-03-08 | Oki Electric Ind Co Ltd | 半導体装置の複合導電層、複合導電層を用いたキャパシタおよび複合導電層の穴開け方法 |
JP3170791B2 (ja) * | 1990-09-11 | 2001-05-28 | ソニー株式会社 | Al系材料膜のエッチング方法 |
US5061647A (en) * | 1990-10-12 | 1991-10-29 | Motorola, Inc. | ITLDD transistor having variable work function and method for fabricating the same |
US5217570A (en) * | 1991-01-31 | 1993-06-08 | Sony Corporation | Dry etching method |
JPH04288828A (ja) * | 1991-03-18 | 1992-10-13 | Sony Corp | ドライエッチング方法 |
US5053351A (en) * | 1991-03-19 | 1991-10-01 | Micron Technology, Inc. | Method of making stacked E-cell capacitor DRAM cell |
JP3225532B2 (ja) * | 1991-03-29 | 2001-11-05 | ソニー株式会社 | ドライエッチング方法 |
US5170243A (en) * | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
US5291053A (en) * | 1992-07-06 | 1994-03-01 | Motorola, Inc. | Semiconductor device having an overlapping memory cell |
US5670806A (en) * | 1993-12-28 | 1997-09-23 | Lg Semicon Co., Ltd. | Semiconductor memory device |
US5514622A (en) * | 1994-08-29 | 1996-05-07 | Cypress Semiconductor Corporation | Method for the formation of interconnects and landing pads having a thin, conductive film underlying the plug or an associated contact of via hole |
JPH08250589A (ja) * | 1995-03-14 | 1996-09-27 | Sony Corp | 半導体装置の製造方法 |
JPH08293549A (ja) * | 1995-04-25 | 1996-11-05 | Sony Corp | 多層配線コンタクト構造およびその形成方法 |
US5484747A (en) * | 1995-05-25 | 1996-01-16 | United Microelectronics Corporation | Selective metal wiring and plug process |
US5633781A (en) * | 1995-12-22 | 1997-05-27 | International Business Machines Corporation | Isolated sidewall capacitor having a compound plate electrode |
-
1997
- 1997-04-08 US US08/838,371 patent/US5808364A/en not_active Expired - Fee Related
- 1997-12-16 TW TW086118940A patent/TW379433B/zh not_active IP Right Cessation
-
1998
- 1998-02-12 KR KR1019980004129A patent/KR100301644B1/ko not_active IP Right Cessation
- 1998-03-04 MY MYPI98000951A patent/MY117252A/en unknown
- 1998-03-14 SG SG1998000565A patent/SG63828A1/en unknown
- 1998-04-03 JP JP10091982A patent/JP2970757B2/ja not_active Expired - Fee Related
- 1998-06-24 US US09/104,074 patent/US5926738A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR19980079710A (ko) | 1998-11-25 |
MY117252A (en) | 2004-06-30 |
US5808364A (en) | 1998-09-15 |
JP2970757B2 (ja) | 1999-11-02 |
KR100301644B1 (ko) | 2001-10-19 |
US5926738A (en) | 1999-07-20 |
JPH10289949A (ja) | 1998-10-27 |
SG63828A1 (en) | 1999-03-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
GD4A | Issue of patent certificate for granted invention patent | ||
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