TW202429999A - 具有環繞式閘極電晶體的反熔絲型一次編程記憶胞 - Google Patents

Abstract

本發明為一種反熔絲型一次編程記憶胞，至少包括一反熔絲電晶體。反熔絲電晶體胞包括：一第一奈米線、一第一閘極結構、一第一汲/源結構與一第二汲/源結構。第一奈米線被第一閘極結構所環繞。第一閘極結構包括：一第一間隙壁、一第二間隙壁、一第一閘極介電層一第一閘極層。第一汲/源結構電性接觸於第一奈米線的第一端。第二汲/源結構電性接觸於第一奈米線的第二端。

Description

具有環繞式閘極電晶體的反熔絲型一次編程記憶胞

本發明是有關於一種非揮發性記憶體的記憶胞，且特別是有關於一種具有環繞式閘極電晶體(Gate-All-Around transistor，簡稱GAA電晶體)的反熔絲型一次編程記憶胞。

眾所周知，非揮發性記憶體可區分為：多次編程的記憶體(multi-time programming memory，簡稱MTP記憶體)、一次編程的記憶體(one time programming memory，簡稱OTP記憶體)或者光罩式唯讀記憶體(Mask ROM記憶體)。基本上，使用者可以對MTP記憶體進行多次的編程，用以多次修改儲存資料。而使用者僅可以編程一次OTP記憶體，一旦OTP記憶體編程完成之後，其儲存資料將無法修改。而Mask ROM記憶體於出廠之後，所有的儲存資料已經記錄在其中，使用者僅能夠讀取Mask ROM記憶體中的儲存資料，而無法進行編程。

舉例來說，反熔絲型(antifuse-type)OTP記憶體的記憶胞在尚未進行編程動作(program action)前，其為高電阻值的儲存狀態。反熔絲型OTP記憶體的記憶胞進行編程動作之後，其為低電阻值的儲存狀態。一旦反熔絲型OTP記憶胞進行編程動作後，其儲存資料將無法被修改。

由於半導體製程的持續演進，現在的電晶體已經由早期平面結構的電晶體轉向鰭式場效電晶體(Fin-FET)。而在更先進的製程中，已經可製作出環繞式閘極電晶體(Gate-All-Around，簡稱GAA電晶體)。GAA電晶體尺寸小，且GAA電晶體的通道區域區域(channel region)被閘極所環繞，所以GAA電晶體具備極佳的閘極控制能力以及低源/汲漏電流，並有逐漸取代傳統電晶體的趨勢。

一種反熔絲型一次編程記憶胞，包括：一半導體基板；一絕緣層，位於該半導體基板的表面上方；一第一奈米線；一第一閘極結構，包括一第一間隙壁、一第二間隙壁、一第一閘極介電層與一第一閘極層；其中，該第一閘極介電層環繞該第一奈米線的一中間區域，該第一閘極層環繞該第一閘極介電層，該第一閘極層位於該絕緣層上方，該第一奈米線的一第一側區域被該第一間隙壁包圍，該第一奈米線的一第二側區域被該第二間隙壁包圍，且該第一間隙壁與該第二間隙壁位於該半導體基板上方；一第一汲/源結構，形成於該絕緣層上方，並且電性接觸於該第一奈米線的一第一端；一第二汲/源結構，形成於該絕緣層上方，並且電性接觸於該第一奈米線的一第二端；其中，該第一奈米線、該第一閘極結構、該第一汲/源結構與該第二汲/源結構形成一反熔絲電晶體，該第一奈米線、該第一汲/源結構與該第二汲/源結構有相同的摻雜型態；其中，該反熔絲電晶體為該反熔絲型一次編程記憶胞的一儲存單元，且該反熔絲電晶體為一環繞式閘極電晶體；其中，當進行一編程動作時，該第一閘極介電層破裂，使得該一次編程記憶胞被編程為一低電阻值的儲存狀態。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

請參照第1A圖與第1B圖，其所繪示為本發明GAA電晶體示意圖以及沿著a-b虛線的剖面圖。

如第1A圖與第1B圖所示，在半導體基板sub的表面上形成一絕緣層(isolation layer)110。再者，於絕緣110層上形成一閘極結構120，並且一奈米線(nanowire)130穿過閘極結構120。也就是說，奈米線130被閘極結構120所環繞，並被閘極結構120所支撐。其中，奈米線130可為長方體奈米線(rectangular nanowire)或者圓柱體奈米線(cylindrical nanowire)。另外，二個汲/源結構132、136電性接觸於奈米線130。在某些實施例中，奈米線130可穿過二個汲/源結構132、136，或者奈米線130可接觸於二個汲/源結構132、136的表面。根據本發明的實施例，二個汲/源結構132、136，閘極結構120以及奈米線130即構成GAA電晶體。

如第1B圖所示，閘極結構120包括：二個間隙壁152、156，閘極介電層(gate dielectric layer)122與一閘極層124，閘極介電層122環繞奈米線130的中間區域，閘極層124環繞閘極介電層122，且閘極層124位於絕緣層110上。另外，奈米線130的第一側區域被間隙壁152所包圍，奈米線130的第二側區域被間隙壁156所包圍，且間隙壁152、156位於半導體基板sub上。再者，被閘極結構120所環繞的奈米線130為GAA電晶體的奈米線通道區域(nanowire channel region)。再者，汲/源結構132、136形成於絕緣層110上，位於閘極結構120的二側。汲/源結構132電性接觸於奈米線130的第一端，汲/源結構136電性接觸於奈米線130的第二端。間隙壁152接觸於奈米線130與汲/源結構132，而間隙壁156則接觸於奈米線130與汲/源結構136。在一實施例中，汲/源結構132、136與奈米線130有相同的摻雜型態，可形成無接面型態的反熔絲記憶胞(junctionless type antifuse cell )。舉例來說，汲/源結構132、136與奈米線130皆為n型摻雜區或者p型摻雜區。

因此，如第1B圖所示，GAA電晶體即包括：閘極結構120、奈米線130、與汲/源結構132、136。另外，奈米線130即作為GAA電晶體的奈米線通道區域。

再者，GAA電晶體的閘極結構中並不限定只有一條奈米線。在其他的實施例中，GAA電晶體可包括多條奈米線。請參照第2A圖與第2B圖，其所繪示為另一GAA電晶體示意圖及沿著e-f虛線的剖面圖。

如第2A圖與第2B圖所示，在半導體基板sub的表面上形成一絕緣層(isolation layer)210。再者，於絕緣210層上形成一閘極結構，並且多條奈米線230、240、250、260穿過閘極結構。也就是說，奈米線230、240、250、260被閘極結構所環繞，並被閘極結構所支撐。其中，奈米線230、240、250、260可為長方體奈米線或者圓柱體奈米線。另外，二個汲/源結構232、236電性接觸於奈米線230、240、250、260。根據本發明的實施例，二個汲/源結構232、236，閘極結構以及奈米線230、240、250、260即構成GAA電晶體。

如第2B圖所示，閘極結構包括：二個間隙壁272、274，閘極介電層223、224、225、226與一閘極層228，閘極介電層223環繞奈米線230的中間區域，閘極介電層224環繞奈米線240的中間區域，閘極介電層225環繞奈米線250的中間區域，閘極介電層226環繞奈米線260的中間區域，閘極層228環繞閘極介電層223、224、225、226，且閘極層228位於絕緣層210上。另外，奈米線230、240、250、260的第一側區域被間隙壁272所包圍，奈米線230、240、250、260的第二側區域被間隙壁274所包圍，且間隙壁272、274位於半導體基板sub上。再者，被閘極結構所環繞的奈米線230、240、250、260為GAA電晶體的奈米線通道區域。再者，汲/源結構232、236形成於絕緣層210上，位於閘極結構的二側。汲/源結構232電性接觸於奈米線230、240、250、260的第一端，汲/源結構236電性接觸於奈米線230、240、250、260的第二端。間隙壁272接觸於奈米線230、240、250、260以及汲/源結構232，而間隙壁274則接觸於奈米線230、240、250、260以及汲/源結構236。在一實施例中，汲/源結構232、236與奈米線230、240、250、260有相同的摻雜型態。舉例來說，汲/源結構232、236與奈米線230、240、250、260皆為n型摻雜區或者p型摻雜區。

因此，如第2B圖所示，GAA電晶體即包括：閘極結構、奈米線230、240、250、260與汲/源結構232、236。另外，奈米線230、240、250、260作為GAA電晶體的奈米線通道區域。

另外，第2A圖中的GAA電晶體係以四條奈米線230、240、250、260來說明。當然在其他的GAA電晶體中也可以設計其他數目的奈米線。另外，上述第1A圖與第2A圖中的奈米線130、230、240、250、260也可稱為奈米片(nanosheet)。

請參照第3圖，其所繪示為第 1A圖c-d方向的剖面圖。以長方體奈米線(rectangular nanowire)為例，閘極結構120位在半導體基板sub的絕緣層110上方。另外，奈米線130被閘極結構120包圍，閘極介電層122的厚度約為小於30 Å。舉例來說，在閘極層124與奈米線130之間提供3V-6V的電壓差時，在閘極介電層122內部平坦表面B附近的電場(E)均勻分佈。另外，在閘極介電層122內部角落區域A附近的電場(E)會越來越大，於閘極介電層122與奈米線130的角落交界處會有最大的電場(E)，相較於前述之平坦表面B附近的電場強度，角落交界處的電場強度可提升至少50%。也就是說，當閘極層124與奈米線130之間特定的電壓差時，在閘極介電層122與奈米線130的角落交界處會有最大的電場(E) ，導致閘極介電層122破裂。而利用此特性，即可設計本發明GAA電晶體的反熔絲型一次編程記憶胞。

也就是說，本發明係利用第1B圖與第2B圖的GAA電晶體來作為反熔絲型一次編程記憶胞中的儲存元件(storage element)，此儲存元件即為反熔絲電晶體。

請參照第4圖，其所繪示為本發明第一實施例的反熔絲型一次編程記憶胞的剖面圖。第一實施例的記憶胞包括二個GAA電晶體，亦即選擇電晶體M _{GAA_sel}以及反熔絲電晶體M _{GAA_AF}。選擇電晶體M _{GAA_sel}以及反熔絲電晶體M _{GAA_AF}皆設計於半導體基板sub上方。其中，選擇電晶體M _{GAA_sel}以及反熔絲電晶體M _{GAA_AF}的立體結構可以參照第1A圖，此處不再贅述。

選擇電晶體M _{GAA_sel}包括：一汲/源結構492、一汲/源結構494、一閘極結構420與一奈米線430。閘極結構420位於半導體基板sub上方。閘極結構420包括:二個間隙壁452與456、閘極介電層422與一閘極層424。閘極介電層422環繞奈米線430的中間區域，閘極層424環繞閘極介電層422，且閘極層424位於絕緣層410上。奈米線430的第一側區域被間隙壁452所包圍，奈米線430的第二側區域被間隙壁456所包圍，且間隙壁452、456位於半導體基板sub上。再者，被閘極結構420所環繞的奈米線430為選擇電晶體M _{GAA_sel}的奈米線通道區域。再者，二個汲/源結構492、494形成於絕緣層410上，位於閘極結構420的二側。汲/源結構494電性接觸於奈米線430的第一端，汲/源結構492電性接觸於奈米線430的第二端。

反熔絲電晶體M _{GAA_AF}包括：一汲/源結構492、一汲/源結構490、一閘極結構460與一奈米線470。閘極結構460位於半導體基板sub上方。閘極結構460包括:二個間隙壁482與486、閘極介電層462與一閘極層464。閘極介電層462環繞奈米線470的中間區域，閘極層464環繞閘極介電層462，且閘極層464位於絕緣層410上。奈米線470的第一側區域被間隙壁482所包圍，奈米線470的第二側區域被間隙壁486所包圍，且間隙壁482、486位於半導體基板sub上。再者，被閘極結構460所環繞的奈米線470為反熔絲電晶體M _{GAA_AF}的奈米線通道區域。再者，二個汲/源結構492、490形成於絕緣層410上，位於閘極結構460的二側。汲/源結構492電性接觸於奈米線470的第一端，汲/源結構490電性接觸於奈米線470的第二端。

根據本發明的第一實施例，選擇電晶體M _{GAA_sel}與反熔絲電晶體M _{GAA_AF}共享汲/源結構492。再者，反熔絲型一次編程記憶胞中的汲/源結構490、492、494與奈米線430、470有相同的摻雜型態。舉例來說，汲/源結構490、492、494與奈米線430、470皆為n型摻雜區或者p型摻雜區。

另外，在本發明的第一實施例記憶胞中，汲/源結構494連接至一位元線(bit line)BL，選擇電晶體M _{GAA_sel}的閘極層424連接至一字元線(word line)WL，反熔絲電晶體M _{GAA_AF}的閘極層464連接至一反熔絲控制線(antifuse control line)AF。另外，記憶胞中的奈米線430、470可為長方體奈米線(rectangular nanowire)或者圓柱體奈米線(cylindrical nanowire)。

請參照第5A圖至第5C圖，其所繪示為本發明第一實施例記憶胞進行編程動作、編程抑制動作與讀取動作的偏壓示意圖。

如第5A圖所示，於編程動作時，反熔絲型控制線AF接收編程電壓V _PP，位元線BL接收接地電壓(0V)，字元線WL接收開啟電壓V _ON。舉例來說，編程電壓V _PP在3V~6V之間，開啟電壓V _ON在0.4V~3V之間。

於編程動作時，記憶胞的選擇電晶體M _{GAA_sel}開啟(turn on)，位元線BL的接地電壓(0V)經由選擇電晶體M _{GAA_sel}的奈米線430傳遞至反熔絲型電晶體M _GAA_ _AF的汲/源結構492。當反熔絲型控制線AF接收編程電壓V _PP時，反熔絲型電晶體M _GAA_ _AF的奈米線470與閘極層464之間承受的電壓應力(voltage stress)為編程電壓V _PP，造成閘極介電層462破裂(rupture)。因此，記憶胞產生編程電流I _PGM由反熔絲控制線AF流至位元線BL，使得反熔絲型電晶體M _GAA_ _AF的閘極層464與汲/源結構492之間呈現低電阻值。亦即，記憶胞被編程為低電阻值的儲存狀態。

如第5B圖所示，於編程抑制動作(program inhibit action)時，反熔絲型控制線AF接收編程電壓V _PP，位元線BL接收接地電壓(0V)，字元線WL接收關閉電壓V _OFF。於編程抑制動作時，記憶胞的選擇電晶體M _{GAA_sel}關閉(turn off)，位元線BL的接地電壓(0V)無法傳遞至反熔絲型電晶體M _GAA_ _AF的汲/源結構492。當反熔絲型控制線AF接收編程電壓V _PP時，反熔絲型電晶體M _GAA_ _AF的閘極層464與奈米線470之間承受的電壓應力很小，無法產生編程電流I _PGM，所以反熔絲型電晶體M _GAA_ _AF的閘極介電層462未破裂(rupture)。因此，反熔絲型電晶體M _GAA_ _AF的閘極層464與汲/源結構492之間仍維持在高電阻值。亦即，記憶胞維持在高電阻值的儲存狀態。

另外，於編程抑制動作時，也可以將反熔絲型控制線AF浮接(floating)。因此，不論選擇電晶體M _{GAA_sel}開啟(turn on)或者關閉(turn off)，反熔絲型電晶體M _GAA_ _AF的閘極介電層462也不會破裂(rupture)，記憶胞仍可維持在高電阻值的儲存狀態。或者，於編程抑制動作時，讓位元線BL接收開啟電壓V _ON，也可以讓記憶胞仍維持在高電阻值的儲存狀態。

如第5C圖所示，於讀取動作時，反熔絲型控制線AF接收讀取電壓V _READ，位元線BL接收接地電壓(0V)，字元線WL接收開啟電壓V _ON。其中，讀取電壓V _READ在0.4V~1.6V之間。於讀取動作時，記憶胞的選擇電晶體M _{GAA_sel}開啟(turn on)。由於反熔絲型電晶體M _GAA_ _AF的閘極介電層462破裂，閘極層464與汲/源結構492之間呈現低電阻值，所以反熔絲型控制線AF與位元線BL之間會產生較大的讀取電流I _R。

反之，如果記憶胞中，反熔絲型電晶體M _GAA_ _AF的閘極介電層462未破裂時，則反絲型控制線AF與位元線BL之間會產生很小(幾乎為零)的讀取電流I _R。

也就是說，於讀取動作時，根據記憶胞所產生的讀取電流I _R可以判定記憶胞為高電阻值的儲存狀態或者低電阻值的儲存狀態。舉例來說，提供一參考電流。當讀取電流I _R大於參考電流時，可以判定記憶胞為低電阻值的儲存狀態。當讀取電流I _R小於參考電流時，可以判定記憶胞為高電阻值的儲存狀態。

本發明第一實施例的反熔絲型一次編程記憶胞也可以適當地修改。舉例來說，選擇電晶體M _{GAA_sel}內閘極結構420的閘極介電層422厚度可以設計大於反熔絲電晶體M _{GAA_AF}內閘極結構460的閘極介電層462厚度。如此，可以確保記憶胞產生較少的漏電流(leakage current)，並提高記憶胞的可靠性(reliability)。

另外，也可以修改選擇電晶體M _{GAA_sel}與反熔絲電晶體M _{GAA_AF}中奈米線的截面積。舉例來說，選擇電晶體M _{GAA_sel}內奈米線的截面積大於反熔絲電晶體M _{GAA_AF}內奈米線的截面積。如此，可以提供較低的編程電壓V _PP來完成編程動作。

在第一實施例的記憶胞中，選擇電晶體M _{GAA_sel}與反熔絲電晶體M _{GAA_AF}中僅有一條奈米線。當然本發明並不限定於此，也可以在選擇電晶體M _{GAA_sel}與反熔絲電晶體M _{GAA_AF}中設計二條以上的複數條奈米線。以下第二實施例與第三實施例的說明係以GAA電晶體中包括三條奈米線來說明。

請參照第6A圖，其所繪示為本發明第二實施例的反熔絲型一次編程記憶胞的剖面圖。第二實施例的記憶胞包括二個GAA電晶體，亦即選擇電晶體M _{GAA_sel}以及反熔絲電晶體M _{GAA_AF}。選擇電晶體M _{GAA_sel}以及反熔絲電晶體M _{GAA_AF}皆設計於半導體基板sub上方。其中，選擇電晶體M _{GAA_sel}以及反熔絲電晶體M _{GAA_AF}的立體結構可以參照第2A圖，此處不再贅述。

選擇電晶體M _{GAA_sel}包括：一汲/源結構696、一汲/源結構698、一閘極結構與三條奈米線612、620、630。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁691與692、三個閘極介電層672、674、676與一閘極層687。閘極介電層672環繞奈米線612的中間區域，閘極介電層674環繞奈米線620的中間區域，閘極介電層676環繞奈米線630的中間區域。閘極層678環繞閘極介電層672、674、767，且閘極層678位於絕緣層610上。奈米線612、620、630的第一側區域被間隙壁691所包圍，奈米線612、620、630的第二側區域被間隙壁692所包圍，且間隙壁691、692位於半導體基板sub上。再者，被閘極結構所環繞的奈米線612、620、630為選擇電晶體M _{GAA_sel}的奈米線通道區域。再者，二個汲/源結構696、698形成於絕緣層610上，位於閘極結構的二側。汲/源結構696電性接觸於奈米線612、620、630的第一端，汲/源結構698電性接觸於奈米線612、620、630的第二端。

反熔絲電晶體M _{GAA_AF}包括：一汲/源結構698、一汲/源結構699、一閘極結構與三條奈米線640、650、660。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁693與694、閘極介電層682、684、686與一閘極層688。閘極介電層682環繞奈米線640的中間區域，閘極介電層684環繞奈米線650的中間區域，閘極介電層686環繞奈米線660的中間區域。閘極層688環繞閘極介電層682、684、686，且閘極層688位於絕緣層610上。奈米線640、650、660的第一側區域被間隙壁693所包圍，奈米線640、650、660的第二側區域被間隙壁694所包圍，且間隙壁693、694位於半導體基板sub上。再者，被閘極結構所環繞的奈米線640、650、660為反熔絲電晶體M _{GAA_AF}的奈米線通道區域。再者，二個汲/源結構698、699形成於絕緣層610上，位於閘極結構的二側。汲/源結構698電性接觸於奈米線640、650、660的第一端，汲/源結構699電性接觸於奈米線640、650、660的第二端。

根據本發明的第二實施例，選擇電晶體M _{GAA_sel}與反熔絲電晶體M _{GAA_AF}共享汲/源結構698。再者，反熔絲型一次編程記憶胞中的汲/源結構696、698、699與奈米線612、620、630、640、650、660有相同的摻雜型態。舉例來說，汲/源結構696、698、699與奈米線612、620、630、640、650、660皆為n型摻雜區或者p型摻雜區。

另外，在本發明的第二實施例記憶胞中，汲/源結構696連接至一位元線(bit line)BL，選擇電晶體M _{GAA_sel}的閘極層678連接至一字元線(word line)WL，反熔絲電晶體M _{GAA_AF}的閘極層688連接至一反熔絲控制線(antifuse control line)AF。另外，記憶胞中的奈米線612、620、630、640、650、660可為長方體奈米線(rectangular nanowire)或者圓柱體奈米線(cylindrical nanowire)。

由於第二實施例記憶胞的編程動作、編程抑制動作與讀取動作的偏壓方式與第一實施例相同。以下僅介紹編程動作，其餘不再贅述。

請參照第6B圖，其所繪示為本發明第二實施例記憶胞進行編程動作的偏壓示意圖。如第6B圖所示，於編程動作時，反熔絲型控制線AF接收編程電壓V _PP，位元線BL接收接地電壓(0V)，字元線WL接收開啟電壓V _ON。其中，編程電壓V _PP在3V~6V之間，開啟電壓V _ON在0.4V~3V之間。

於編程動作時，記憶胞的選擇電晶體M _{GAA_sel}開啟(turn on)，位元線BL的接地電壓(0V)經由選擇電晶體M _{GAA_sel}的三條奈米線612、620、630傳遞至反熔絲型電晶體M _GAA_ _AF的汲/源結構698。當反熔絲型控制線AF接收編程電壓V _PP時，反熔絲型電晶體M _GAA_ _AF的奈米線通道區域640、650、660與閘極層668之間承受的電壓應力(voltage stress)為編程電壓V _PP，造成閘極介電層682、684、686其中之一破裂(rupture)。舉例來說，閘極介電層686破裂，因此記憶胞產生編程電流I _PGM由反熔絲控制線AF流至位元線BL，使得反熔絲型電晶體M _GAA_ _AF的閘極層688與汲/源結構698之間呈現低電阻值。亦即，記憶胞被編程為低電阻值的儲存狀態。

類似地，本發明第二實施例的反熔絲型一次編程記憶胞也可以適當地修改。舉例來說，選擇電晶體M _{GAA_sel}內閘極結構的閘極氧化層672、674、676厚度可以設計大於反熔絲電晶體M _{GAA_AF}內閘極結構的閘極氧化層682、684、686厚度。如此，可以確保記憶胞產生較少的漏電流(leakage current)，並提高記憶胞的可靠性(reliability)。

另外，也可以修改選擇電晶體M _{GAA_sel}與反熔絲電晶體M _{GAA_AF}中奈米線的截面積。舉例來說，選擇電晶體M _{GAA_sel}內奈米線的截面積大於反熔絲電晶體M _{GAA_AF}內奈米線的截面積。如此，可以提供較低的編程電壓V _PP來完成編程動作。

再者，第二實施例的記憶胞中，選擇電晶體M _{GAA_sel}與反熔絲電晶體M _{GAA_AF}皆有三條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為選擇電晶體M _{GAA_sel}中有X條奈米線，反熔絲電晶體M _{GAA_AF}中有Y條奈米線，並組合選擇電晶體M _{GAA_sel}與反熔絲電晶體M _{GAA_AF}成為反熔絲型一次編程記憶胞。其中，X與Y為正整數，X與Y可以是相同或相異的數值。

請參照第7圖，其所繪示為本發明第三實施例的反熔絲型一次編程記憶胞的剖面圖。相較於第二實施例的記憶胞，第三實施例更增加一GAA電晶體。以下說明僅介紹新增加的GAA電晶體，其餘結構與第二實施例記憶胞相同，不再贅述。

如第7圖所示，第三實施例的記憶胞包括：第一選擇電晶體M _{GAA_sel1}、反熔絲電晶體M _{GAA_AF}以及第二選擇電晶體M _{GAA_sel2}。這三個電晶體皆設計於半導體基板sub上方。相較於第二實施例的記憶胞，第三實施例的記憶胞更包括第二選擇電晶體M _{GAA_sel2}。

第二選擇電晶體M _{GAA_sel2}包括：一汲/源結構699、一汲/源結構522、一閘極結構與三條奈米線510、520、530。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁541與540、三個閘極介電層542、544、546與一閘極層548。閘極介電層542環繞奈米線510的中間區域，閘極介電層544環繞奈米線520的中間區域，閘極介電層546環繞奈米線530的中間區域。閘極層548環繞閘極介電層542、544、546，且閘極層548位於絕緣層610上。奈米線510、520、530的第一側區域被間隙壁541所包圍，奈米線510、520、530的第二側區域被間隙壁540所包圍，且間隙壁541、540位於半導體基板sub上。再者，被閘極結構所環繞的奈米線510、520、530為第二選擇電晶體M _{GAA_sel2}的奈米線通道區域。再者，二個汲/源結構699、522形成於絕緣層610上，位於閘極結構的二側。汲/源結構699電性接觸於奈米線510、520、530的第一端，汲/源結構522電性接觸於奈米線510、520、530的第二端。

根據本發明的第三實施例，第二選擇電晶體M _{GAA_sel2}與反熔絲電晶體M _{GAA_AF}共享汲/源結構699。再者，反熔絲型一次編程記憶胞中的汲/源結構696、698、699、522與奈米線612、620、630、640、650、660、510、520、530有相同的摻雜型態。舉例來說，汲/源結構696、698、699、522與奈米線612、620、630、640、650、660、510、520、530皆為n型摻雜區或者p型摻雜區。

另外，在本發明的第三實施例記憶胞中，汲/源結構696、522連接至一位元線(bit line)BL。第一選擇電晶體M _{GAA_sel1}的閘極層678與第二選擇電晶體M _{GAA_sel2}的閘極層548連接至一字元線(word line)WL。反熔絲電晶體M _{GAA_AF}的閘極層688連接至一反熔絲控制線(antifuse control line)AF。再者，第三實施例與第二實施例記憶胞的編程動作、編程抑制動作與讀取動作的偏壓方式類似，此處不再贅述。

再者，第三實施例的記憶胞中，第一選擇電晶體M _{GAA_sel1}、反熔絲電晶體M _{GAA_AF}與第二選擇電晶體M _{GAA_sel2}皆有三條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為第一選擇電晶體M _{GAA_sel1}中有X條奈米線，反熔絲電晶體M _{GAA_AF}中有Y條奈米線，第二選擇電晶體M _{GAA_sel2}中有Z條奈米線，並組合第一選擇電晶體M _{GAA_sel1}、反熔絲電晶體M _{GAA_AF}與第二選擇電晶體M _{GAA_sel2}成為反熔絲型一次編程記憶胞。其中，X、Y、Z為正整數，X、Y、Z可以是彼此相同或相異的數值。

請參照第8圖，其所繪示為本發明第四實施例的反熔絲型一次編程記憶胞的剖面圖。第四實施例的記憶胞包括三個GAA電晶體，亦即選擇電晶體M _{GAA_sel}、跟隨電晶體M _{GAA_FL}以及反熔絲電晶體M _{GAA_AF}。選擇電晶體M _{GAA_sel}、跟隨電晶體M _{GAA_FL}以及反熔絲電晶體M _{GAA_AF}皆設計於半導體基板sub上方。在以下的第四實施例至第七實施例的說明中，選擇電晶體M _{GAA_sel}、跟隨電晶體M _{GAA_FL}以及反熔絲電晶體M _{GAA_AF}中皆包括二條奈米線。

選擇電晶體M _{GAA_sel}包括：一汲/源結構797、一汲/源結構798、一閘極結構與二條奈米線712、720。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁791與792、二個閘極介電層772、774與一閘極層776。閘極介電層772環繞奈米線712的中間區域，閘極介電層774環繞奈米線720的中間區域。閘極層776環繞閘極介電層772、774，且閘極層776位於絕緣層710上。奈米線712、720的第一側區域被間隙壁791所包圍，奈米線712、720的第二側區域被間隙壁792所包圍，且間隙壁791、792位於半導體基板sub上。再者，被閘極結構所環繞的奈米線712、720為選擇電晶體M _{GAA_sel}的奈米線通道區域。再者，二個汲/源結構797、798形成於絕緣層710上，位於閘極結構的二側。汲/源結構797電性接觸於奈米線712、720的第一端，汲/源結構798電性接觸於奈米線712、720的第二端。

跟隨電晶體M _{GAA_FL}包括：一汲/源結構798、一汲/源結構799、一閘極結構與二條奈米線730、740。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁793與794、閘極介電層778、780與一閘極層782。閘極介電層778環繞奈米線730的中間區域，閘極介電層780環繞奈米線740的中間區域。閘極層782環繞閘極介電層778、780，且閘極層782位於絕緣層710上。奈米線730、740的第一側區域被間隙壁793所包圍，奈米線730、740的第二側區域被間隙壁794所包圍，且間隙壁793、794位於半導體基板sub上。再者，被閘極結構所環繞的奈米線730、740為跟隨電晶體M _{GAA_FL}的奈米線通道區域。再者，二個汲/源結構798、799形成於絕緣層710上，位於閘極結構的二側。汲/源結構798電性接觸於奈米線730、740的第一端，汲/源結構799電性接觸於奈米線730、740的第二端。

反熔絲電晶體M _{GAA_AF}包括：一汲/源結構799、一汲/源結構711、一閘極結構與二條奈米線750、760。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁795與796、閘極介電層784、786與一閘極層788。閘極介電層784環繞奈米線750的中間區域，閘極介電層786環繞奈米線760的中間區域。閘極層788環繞閘極介電層784、786，且閘極層788位於絕緣層710上。奈米線750、760的第一側區域被間隙壁795所包圍，奈米線750、760的第二側區域被間隙壁796所包圍，且間隙壁795、796位於半導體基板sub上。再者，被閘極結構所環繞的奈米線750、760為反熔絲電晶體M _{GAA_AF}的奈米線通道區域。再者，二個汲/源結構799、711形成於絕緣層710上，位於閘極結構的二側。汲/源結構799電性接觸於奈米線750、760的第一端，汲/源結構711電性接觸於奈米線750、760的第二端。

根據本發明的第四實施例，選擇電晶體M _{GAA_sel}與跟隨電晶體M _{GAA_FL}共享汲/源結構798，跟隨電晶體M _{GAA_FL}與反熔絲電晶體M _{GAA_AF}共享汲/源結構799。再者，反熔絲型一次編程記憶胞中的汲/源結構797、798、799、711與奈米線712、720、730、740、750、760有相同的摻雜型態。

另外，在本發明的第四實施例記憶胞中，汲/源結構797連接至一位元線(bit line)BL，選擇電晶體M _{GAA_sel}的閘極層776連接至一字元線(word line)WL，跟隨電晶體M _{GAA_FL}的閘極層782連接至一跟隨線(following line)FL，反熔絲電晶體M _{GAA_AF}的閘極層788連接至一反熔絲控制線(antifuse control line)AF。另外，記憶胞中的奈米線712、720、730、740、750、760可為長方體奈米線(rectangular nanowire)或者圓柱體奈米線(cylindrical nanowire)。

類似地，本發明第四實施例的反熔絲型一次編程記憶胞也可以適當地修改。舉例來說，選擇電晶體M _{GAA_sel}內閘極結構的閘極氧化層772、774厚度可以設計大於反熔絲電晶體M _{GAA_AF}內閘極結構的閘極氧化層784、786厚度。另外，也可以修改選擇電晶體M _{GAA_sel}與反熔絲電晶體M _{GAA_AF}中奈米線的截面積。舉例來說，反熔絲電晶體M _{GAA_AF}內奈米線的截面積小於選擇電晶體M _{GAA_sel}內奈米線的截面積。

請參照第9A圖至第9C圖，其所繪示為本發明第四實施例記憶胞進行編程動作、編程抑制動作與讀取動作的偏壓示意圖。

如第9A圖所示，於編程動作時，反熔絲型控制線AF接收編程電壓V _PP，位元線BL接收接地電壓(0V)，字元線WL接收第一開啟電壓V _ON1，跟隨線FL接收第二開啟電壓V _ON2。其中，編程電壓V _PP在3V~6V之間，第一開啟電壓V _ON1與第二開啟電壓V _ON2在0.4V~3V之間，且第二開啟電壓V _ON2大於等於第一開啟電壓V _ON1。

於編程動作時，記憶胞的選擇電晶體M _{GAA_sel}與跟隨電晶體M _{GAA_FL}開啟(turn on)，位元線BL的接地電壓(0V)經由選擇電晶體M _{GAA_sel}與跟隨電晶體M _{GAA_FL}的奈米線傳遞至反熔絲型電晶體M _GAA_ _AF的汲/源結構799。當反熔絲型控制線AF接收編程電壓V _PP時，反熔絲型電晶體M _GAA_ _AF的奈米線通道區域750、760與閘極層788之間承受的電壓應力(voltage stress)為編程電壓V _PP，造成閘極介電層784、786其中之一破裂(rupture)。舉例來說，閘極介電層786破裂，因此記憶胞產生編程電流I _PGM由反熔絲控制線AF流至位元線BL，使得反熔絲型電晶體M _GAA_ _AF的閘極層788與汲/源結構799之間呈現低電阻值。亦即，記憶胞被編程為低電阻值的儲存狀態。

如第9B圖所示，於編程抑制動作(program inhibit action)時，反熔絲型控制線AF接收編程電壓V _PP，位元線BL接收接地電壓(0V)，字元線WL接收第一關閉電壓V _OFF1，跟隨線FL接收第二關閉電壓V _OFF2。於編程抑制動作時，記憶胞的選擇電晶體M _{GAA_sel}與跟隨電晶體M _{GAA_FL}關閉(turn off)，位元線BL的接地電壓(0V)無法傳遞至反熔絲型電晶體M _GAA_ _AF的汲/源結構799。當反熔絲型控制線AF接收編程電壓V _PP時，反熔絲型電晶體M _GAA_ _AF的閘極層788與汲/源結構799之間承受的電壓應力很小，無法產生編程電流I _PGM，所以反熔絲型電晶體M _GAA_ _AF的閘極介電層784、786未破裂(rupture)。因此，反熔絲型電晶體M _GAA_ _AF的閘極層788與汲/源結構799之間仍維持在高電阻值。亦即，記憶胞維持在高電阻值的儲存狀態。

另外，於編程抑制動作時，也可以將反熔絲型控制線AF浮接(floating)。因此，不論接選擇電晶體M _{GAA_sel}與跟隨電晶體M _{GAA_FL}開啟(turn on)或者關閉(turn off)，反熔絲型電晶體M _GAA_ _AF的閘極介電層784、786也不會破裂(rupture)，記憶胞仍可維持在高電阻值的儲存狀態。或者，於編程抑制動作時，讓位元線BL所接收的電壓等於第一開啟電壓V _ON1，也可使記憶胞維持在高電阻值的儲存狀態。

如第9C圖所示，於讀取動作時，反熔絲型控制線AF接收讀取電壓V _READ，位元線BL接收接地電壓(0V)，字元線WL接第一收開啟電壓V _ON1，跟隨線FL接第二收開啟電壓V _ON2。其中，讀取電壓V _READ在0.4V~1.6V之間。於讀取動作時，記憶胞的選擇電晶體M _{GAA_sel}與跟隨電晶體M _{GAA_FL}(turn on)開啟。由於反熔絲型電晶體M _GAA_ _AF的閘極介電層786破裂，閘極層788與汲/源結構799之間呈現低電阻值，所以反熔絲型控制線AF與位元線BL之間會產生較大的讀取電流I _R。

反之，如果記憶胞中，反熔絲型電晶體M _GAA_ _AF的閘極介電層786、784未破裂時，則反絲型控制線AF與位元線BL之間會產生很小(幾乎為零)的讀取電流I _R。也就是說，於讀取動作時，根據記憶胞所產生的讀取電流I _R可以判定記憶胞為高電阻值的儲存狀態或者低電阻值的儲存狀態。

請參照第10圖，其所繪示為本發明第五實施例的反熔絲型一次編程記憶胞的剖面圖。相較於第四實施例的記憶胞，第五實施例更增加二GAA電晶體。以下說明僅介紹新增加的GAA電晶體，其餘結構與第四實施例記憶胞相同，不再贅述。

如第10圖所示，第五實施例的記憶包括：第一選擇電晶體M _{GAA_sel1}、第一跟隨電晶體M _{GAA_FL1}、反熔絲電晶體M _{GAA_AF}、第二選擇電晶體M _{GAA_sel2}與第二跟隨電晶體M _{GAA_FL2}。這五個電晶體皆設計於半導體基板sub上方。相較於第四實施例的記憶胞，第五實施例的記憶胞更包括第二選擇電晶體M _{GAA_sel2}與第二跟隨電晶體M _{GAA_FL2}。

第二跟隨電晶體M _{GAA_FL2}包括：一汲/源結構711、一汲/源結構598、一閘極結構與二條奈米線550、560。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁591與592、二個閘極介電層557、558與一閘極層559。閘極介電層557環繞奈米線550的中間區域，閘極介電層558環繞奈米線560的中間區域。閘極層559環繞閘極介電層557、558，且閘極層559位於絕緣層710上。奈米線550、560的第一側區域被間隙壁591所包圍，奈米線550、560的第二側區域被間隙壁592所包圍，且間隙壁591、592位於半導體基板sub上。再者，被閘極結構所環繞的奈米線550、560為第二跟隨電晶體M _{GAA_FL2}的奈米線通道區域。再者，二個汲/源結構711、598形成於絕緣層710上，位於閘極結構的二側。汲/源結構711電性接觸於奈米線550、560的第一端，汲/源結構598電性接觸於奈米線550、560的第二端。

第二選擇電晶體M _{GAA_sel2}包括：一汲/源結構598、一汲/源結構599、一閘極結構與二條奈米線57、580。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁593與594、二個閘極介電層577、578與一閘極層579。閘極介電層577環繞奈米線570的中間區域，閘極介電層578環繞奈米線580的中間區域。閘極層579環繞閘極介電層577、578，且閘極層579位於絕緣層710上。奈米線570、580的第一側區域被間隙壁593所包圍，奈米線570、580的第二側區域被間隙壁594所包圍，且間隙壁593、594位於半導體基板sub上。再者，被閘極結構所環繞的奈米線570、580為第二選擇電晶體M _{GAA_sel2}的奈米線通道區域。再者，二個汲/源結構598、599形成於絕緣層710上，位於閘極結構的二側。汲/源結構598電性接觸於奈米線570、580的第一端，汲/源結構599電性接觸於奈米線570、580的第二端。

根據本發明的第五實施例，第二跟隨電晶體M _{GAA_FL2}與反熔絲電晶體M _{GAA_AF}共享汲/源結構711。第二跟隨選擇電晶體M _{GAA_FL2}與第二選擇電晶體M _{GAA_sel2}共享汲/源結構598。再者，反熔絲型一次編程記憶胞中的汲/源結構797、798、799、711、598、599與奈米線712、720、730、740、750、760、550、560、570、580有相同的摻雜型態。

另外，在本發明的第五實施例記憶胞中，第一跟隨電晶體M _{GAA_FL1}的閘極層782與第二跟隨電晶體M _{GAA_FL2}的閘極層559連接至一跟隨線FL。第一選擇電晶體M _{GAA_sel1}的閘極層776與第二選擇電晶體M _{GAA_sel2}的閘極層579連接至一字元線(word line)WL。汲/源結構797、599連接至一位元線(bit line)BL。再者，第四實施例與第五實施例記憶胞的編程動作、編程抑制動作與讀取動作的偏壓方式類似，此處不再贅述。

再者，第五實施例的記憶胞中，第一選擇電晶體M _{GAA_sel1}、第一跟隨電晶體M _{GAA_FL1}、反熔絲電晶體M _{GAA_AF}、第二跟隨電晶體M _{GAA_FL2}與第二選擇電晶體M _{GAA_sel2}皆有二條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為第一選擇電晶體M _{GAA_sel1}中有V條奈米線，第一跟隨電晶體M _{GAA_FL1}中有W條奈米線，反熔絲電晶體M _{GAA_AF}中有X條奈米線，第二跟隨電晶體M _{GAA_FL2}中有Y條奈米線，第二選擇電晶體M _{GAA_sel2}中有Z條奈米線，並組合第一選擇電晶體M _{GAA_sel1}、第一跟隨電晶體M _{GAA_FL1}、反熔絲電晶體M _{GAA_AF}、第二跟隨電晶體M _{GAA_FL2}與第二選擇電晶體M _{GAA_sel2}成為反熔絲型一次編程記憶胞。其中，V、W、X、Y、Z為正整數，且V、W、X、Y、Z可以是彼此相同或相異的數值。

請參照第11圖，其所繪示為本發明第六實施例的反熔絲型一次編程記憶胞的剖面圖。第六實施例的記憶胞包括四個GAA電晶體，亦即第一選擇電晶體M _{GAA_sel1}、第二選擇電晶體M _{GAA_sel2}、跟隨電晶體M _{GAA_FL}以及反熔絲電晶體M _{GAA_AF}。其中，第一選擇電晶體M _{GAA_sel1}、第二選擇電晶體M _{GAA_sel2}、跟隨電晶體M _{GAA_FL}以及反熔絲電晶體M _{GAA_AF}皆設計於半導體基板sub上方。

第一選擇電晶體M _{GAA_sel1}包括：一汲/源結構887、一汲/源結構888、一閘極結構與二條奈米線812、820。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁892與893、二個閘極介電層817、818與一閘極層819。閘極介電層817環繞奈米線812的中間區域，閘極介電層818環繞奈米線820的中間區域。閘極層819環繞閘極介電層817、818，且閘極層819位於絕緣層810上。奈米線812、820的第一側區域被間隙壁892所包圍，奈米線812、820的第二側區域被間隙壁893所包圍，且間隙壁892、893位於半導體基板sub上。再者，被閘極結構所環繞的奈米線812、820為第一選擇電晶體M _{GAA_sel1}的奈米線通道區域。再者，二個汲/源結構887、888形成於絕緣層810上，位於閘極結構的二側。汲/源結構887電性接觸於奈米線812、820的第一端，汲/源結構888電性接觸於奈米線812、820的第二端。

第二選擇電晶體M _{GAA_sel2}包括：一汲/源結構888、一汲/源結構889、一閘極結構與二條奈米線830、840。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁894與895、二個閘極介電層837、838與一閘極層839。閘極介電層837環繞奈米線830的中間區域，閘極介電層838環繞奈米線840的中間區域。閘極層839環繞閘極介電層837、838，且閘極層839位於絕緣層810上。奈米線830、840的第一側區域被間隙壁894所包圍，奈米線830、840的第二側區域被間隙壁895所包圍，且間隙壁894、895位於半導體基板sub上。再者，被閘極結構所環繞的奈米線830、840為第二選擇電晶體M _{GAA_sel2}的奈米線通道區域。再者，二個汲/源結構888、889形成於絕緣層810上，位於閘極結構的二側。汲/源結構888電性接觸於奈米線830、840的第一端，汲/源結構889電性接觸於奈米線830、840的第二端。

跟隨電晶體M _{GAA_FL}包括：一汲/源結構889、一汲/源結構890、一閘極結構與二條奈米線850、860。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁896與897、閘極介電層857、858與一閘極層859。閘極介電層857環繞奈米線850的中間區域，閘極介電層858環繞奈米線860的中間區域。閘極層859環繞閘極介電層857、858，且閘極層859位於絕緣層810上。奈米線850、860的第一側區域被間隙壁896所包圍，奈米線850、860的第二側區域被間隙壁897所包圍，且間隙壁896、897位於半導體基板sub上。再者，被閘極結構所環繞的奈米線850、860為跟隨電晶體M _{GAA_FL}的奈米線通道區域。再者，二個汲/源結構889、890形成於絕緣層810上，位於閘極結構的二側。汲/源結構889電性接觸於奈米線850、860的第一端，汲/源結構890電性接觸於奈米線850、860的第二端。

反熔絲電晶體M _{GAA_AF}包括：一汲/源結構890、一汲/源結構891、一閘極結構與二條奈米線870、880。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁898與899、閘極介電層877、878與一閘極層879。閘極介電層877環繞奈米線870的中間區域，閘極介電層878環繞奈米線880的中間區域。閘極層879環繞閘極介電層877、878，且閘極層879位於絕緣層810上。奈米線870、880的第一側區域被間隙壁898所包圍，奈米線870、880的第二側區域被間隙壁899所包圍，且間隙壁898、899位於半導體基板sub上。再者，被閘極結構所環繞的奈米線870、880為反熔絲電晶體M _{GAA_AF}的奈米線通道區域。再者，二個汲/源結構890、891形成於絕緣層810上，位於閘極結構的二側。汲/源結構890電性接觸於奈米線870、880的第一端，汲/源結構891電性接觸於奈米線870、880的第二端。

根據本發明的第六實施例，第一選擇電晶體M _{GAA_sel1}與第二選擇電晶體M _{GAA_sel2}共享汲/源結構888，第二選擇電晶體M _{GAA_sel2}與跟隨電晶體M _{GAA_FL}共享汲/源結構889，跟隨電晶體M _{GAA_FL}與反熔絲電晶體M _{GAA_AF}共享汲/源結構890。再者，反熔絲型一次編程記憶胞中的汲/源結構887、888、889、890、891與奈米線812、820、830、840、850、860、870、880有相同的摻雜型態。

另外，在本發明的第六實施例記憶胞中，汲/源結構887連接至一位元線(bit line)BL，第一選擇電晶體M _{GAA_sel1}的閘極層819與第二選擇電晶體M _{GAA_sel2}的閘極層839連接至一字元線(word line)WL，跟隨電晶體M _{GAA_FL}的閘極層859連接至一跟隨線(following line)FL，反熔絲電晶體M _{GAA_AF}的閘極層879連接至一反熔絲控制線(antifuse control line)AF。另外，記憶胞中的奈米線812、820、830、840、850、860、870、880可為長方體奈米線(rectangular nanowire)或者圓柱體奈米線(cylindrical nanowire)。

再者，第六實施例與第四實施例記憶胞的編程動作、編程抑制動作與讀取動作的偏壓方式類似，此處不再贅述。

請參照第12圖，其所繪示為本發明第七實施例的反熔絲型一次編程記憶胞的剖面圖。第七實施例的記憶胞包括四個GAA電晶體，亦即選擇電晶體M _{GAA_sel}、第一跟隨電晶體M _{GAA_FL1}、第二跟隨電晶體M _{GAA_FL2}以及反熔絲電晶體M _{GAA_AF}。其中，選擇電晶體M _{GAA_sel}、第一跟隨電晶體M _{GAA_FL1}、第二跟隨電晶體M _{GAA_FL2}以及反熔絲電晶體M _{GAA_AF}皆設計於半導體基板sub上方。

選擇電晶體M _{GAA_sel}包括：一汲/源結構987、一汲/源結構988、一閘極結構與二條奈米線912、920。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁992與993、二個閘極介電層917、918與一閘極層919。閘極介電層917環繞奈米線912的中間區域，閘極介電層918環繞奈米線920的中間區域。閘極層919環繞閘極介電層917、918，且閘極層919位於絕緣層910上。奈米線912、920的第一側區域被間隙壁992所包圍，奈米線912、920的第二側區域被間隙壁993所包圍，且間隙壁992、993位於半導體基板sub上。再者，被閘極結構所環繞的奈米線912、920為選擇電晶體M _{GAA_sel}的奈米線通道區域。再者，二個汲/源結構987、988形成於絕緣層910上，位於閘極結構的二側。汲/源結構987電性接觸於奈米線912、920的第一端，汲/源結構988電性接觸於奈米線912、920的第二端。

第一跟隨電晶體M _{GAA_FL1}包括：一汲/源結構988、一汲/源結構989、一閘極結構與二條奈米線930、940。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁994與995、二個閘極介電層937、938與一閘極層939。閘極介電層937環繞奈米線930的中間區域，閘極介電層938環繞奈米線940的中間區域。閘極層939環繞閘極介電層937、938，且閘極層939位於絕緣層910上。奈米線930、940的第一側區域被間隙壁994所包圍，奈米線930、940的第二側區域被間隙壁995所包圍，且間隙壁994、995位於半導體基板sub上。再者，被閘極結構所環繞的奈米線930、940為第一跟隨電晶體M _{GAA_FL1}的奈米線通道區域。再者，二個汲/源結構988、989形成於絕緣層910上，位於閘極結構的二側。汲/源結構988電性接觸於奈米線930、940的第一端，汲/源結構989電性接觸於奈米線930、940的第二端。

第二跟隨電晶體M _{GAA_FL2}包括：一汲/源結構989、一汲/源結構990、一閘極結構與二條奈米線950、960。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁996與997、閘極介電層957、958與一閘極層959。閘極介電層957環繞奈米線950的中間區域，閘極介電層958環繞奈米線960的中間區域。閘極層959環繞閘極介電層957、958，且閘極層959位於絕緣層910上。奈米線950、960的第一側區域被間隙壁996所包圍，奈米線950、960的第二側區域被間隙壁997所包圍，且間隙壁996、997位於半導體基板sub上。再者，被閘極結構所環繞的奈米線950、960為第二跟隨電晶體M _{GAA_FL2}的奈米線通道區域。再者，二個汲/源結構989、990形成於絕緣層910上，位於閘極結構的二側。汲/源結構989電性接觸於奈米線950、960的第一端，汲/源結構990電性接觸於奈米線950、960的第二端。

反熔絲電晶體M _{GAA_AF}包括：一汲/源結構990、一汲/源結構991、一閘極結構與二條奈米線970、980。閘極結構位於半導體基板sub上方。閘極結構包括:二個間隙壁998與999、閘極介電層977、978與一閘極層979。閘極介電層977環繞奈米線970的中間區域，閘極介電層978環繞奈米線980的中間區域。閘極層979環繞閘極介電層977、978，且閘極層979位於絕緣層910上。奈米線970、980的第一側區域被間隙壁998所包圍，奈米線970、980的第二側區域被間隙壁999所包圍，且間隙壁998、999位於半導體基板sub上。再者，被閘極結構所環繞的奈米線970、980為反熔絲電晶體M _{GAA_AF}的奈米線通道區域。再者，二個汲/源結構990、991形成於絕緣層910上，位於閘極結構的二側。汲/源結構990電性接觸於奈米線970、980的第一端，汲/源結構991電性接觸於奈米線970、980的第二端。

根據本發明的第七實施例，選擇電晶體M _{GAA_sel}與第一跟隨電晶體M _{GAA_FL1}共享汲/源結構988，第一選擇電晶體M _{GAA_FL1}與第二跟隨電晶體M _{GAA_FL2}共享汲/源結構989，第二跟隨電晶體M _{GAA_FL2}與反熔絲電晶體M _{GAA_AF}共享汲/源結構990。再者，反熔絲型一次編程記憶胞中的汲/源結構987、988、989、990、991與奈米線912、920、930、940、950、960、970、980有相同的摻雜型態。

另外，在本發明的第七實施例記憶胞中，汲/源結構987連接至一位元線(bit line)BL，選擇電晶體M _{GAA_sel}的閘極層919連接至一字元線(word line)WL，第一跟隨電晶體M _{GAA_FL1}的閘極層939連接至一第一跟隨線FL1，第二跟隨電晶體M _{GAA_FL2}的閘極層959連接至一第二跟隨線FL2，反熔絲電晶體M _{GAA_AF}的閘極層979連接至一反熔絲控制線(antifuse control line)AF。另外，記憶胞中的奈米線912、920、930、940、950、960、970、980可為長方體奈米線(rectangular nanowire)或者圓柱體奈米線(cylindrical nanowire)。

另外，第六實施例與第七實施例的記憶胞中，四個電晶體內皆有二條奈米線。當然，本發明並不限定於此，在此領域的技術人員也可以修改為每個電晶體具有一條以上的奈米線，且四個電晶體中的奈米線數目可以不相同。

另外，在此領域的技術人員也可以僅使用第1B圖或第2B圖的GAA電晶體來作為反熔絲電晶體，並且搭配任何形式的選擇電晶體，例如鰭式電晶體(fin-FET)，來組成本發明的反熔絲型一次編程記憶胞。舉例來說，在其他的實施例中，以第2B圖的GAA電晶體作為反熔絲電晶體，而以鰭式電晶體作為選擇電晶體，並組成本發明的反熔絲型一次編程記憶胞。也就是說，將選擇電晶體的一第一汲/源端連接至一位元線BL，選擇電晶體的一閘極端連接至一字元線WL，選擇電晶體的一第二汲/源端連接至汲/源結構232，且將閘極結構的閘極層228連接至一反熔絲控制線AF。

綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110, 210, 410, 610, 710, 810, 910:絕緣層 120, 420, 460:閘極結構 122, 223, 224, 225, 226, 422, 462, 542, 544, 546, 557, 558, 577, 578, 672, 674, 676, 682, 684, 686, 772, 774, 778, 780, 784, 786, 817, 818, 837, 838, 857, 858, 877, 878, 917, 918, 937, 938, 957, 958, 977, 978:閘極介電層 124, 228, 424, 464, 548, 559, 579, 678, 688, 776, 782, 788, 819, 839, 859, 879, 919, 939, 959, 979:閘極層 130, 230, 240, 250, 260, 430, 470, 510, 520, 530, 550, 560, 570, 580, 612, 620, 630, 640, 650, 660, 712, 720, 730, 740, 750, 760, 812, 820, 830, 840, 850, 860, 870, 880, 912, 920, 930, 940, 950, 960, 970, 980:奈米線 132, 136, 232, 236, 490, 492, 494, 522, 598, 599, 696, 698, 699, 711, 797, 798, 799, 887, 888, 889,  890, 891, 987, 988, 989, 990, 991:汲/源結構 152, 156, 272, 274, 452, 456, 482, 486, 540, 541, 591, 592, 593, 594, 691, 692, 693, 694, 791, 792, 793, 794, 795, 796, 892, 893, 894, 895, 896, 897, 898, 899, 992, 993, 994, 995, 996, 997, 998, 999:間隙壁

第1A圖與第1B圖為本發明GAA電晶體示意圖以及沿著a-b虛線的剖面圖； 第2A圖與第2B圖為另一GAA電晶體示意圖及沿著e-f虛線的剖面圖； 第3圖為第 1A圖c-d方向的剖面圖； 第4圖為本發明第一實施例的反熔絲型一次編程記憶胞的剖面圖； 第5A圖至第5C圖為本發明第一實施例記憶胞進行編程動作、編程抑制動作與讀取動作的偏壓示意圖； 第6A圖為本發明第二實施例的反熔絲型一次編程記憶胞的剖面圖； 第6B圖為本發明第二實施例記憶胞進行編程動作的偏壓示意圖； 第7圖為本發明第三實施例的反熔絲型一次編程記憶胞的剖面圖； 第8圖為本發明第四實施例的反熔絲型一次編程記憶胞的剖面圖； 第9A圖至第9C圖為本發明第四實施例記憶胞進行編程動作、編程抑制動作與讀取動作的偏壓示意圖； 第10圖為本發明第五實施例的反熔絲型一次編程記憶胞的剖面圖； 第11圖為本發明第六實施例的反熔絲型一次編程記憶胞的剖面圖；以及 第12圖為本發明第七實施例的反熔絲型一次編程記憶胞的剖面圖。

410:絕緣層

420,460:閘極結構

422,462:閘極介電層

424,464:閘極層

430,470:奈米線

452,456,482,486:間隙壁

490,492,494:汲/源結構

Claims (10)

1. 一種反熔絲型一次編程記憶胞，包括： 一半導體基板； 一絕緣層，位於該半導體基板的表面上方； 一第一奈米線； 一第一閘極結構，包括一第一間隙壁、一第二間隙壁、一第一閘極介電層與一第一閘極層；其中，該第一閘極介電層環繞該第一奈米線的一中間區域，該第一閘極層環繞該第一閘極介電層，該第一閘極層位於該絕緣層上方，該第一奈米線的一第一側區域被該第一間隙壁包圍，該第一奈米線的一第二側區域被該第二間隙壁包圍，且該第一間隙壁與該第二間隙壁位於該半導體基板上方； 一第一汲/源結構，形成於該絕緣層上方，並且電性接觸於該第一奈米線的一第一端；以及 一第二汲/源結構，形成於該絕緣層上方，並且電性接觸於該第一奈米線的一第二端；其中，該第一奈米線、該第一閘極結構、該第一汲/源結構與該第二汲/源結構形成一反熔絲電晶體，該第一奈米線、該第一汲/源結構與該第二汲/源結構有相同的摻雜型態； 其中，該反熔絲電晶體為該反熔絲型一次編程記憶胞的一儲存單元，且該反熔絲電晶體為一環繞式閘極電晶體，該第一閘極結構的該第一閘極層連接至一反熔絲控制線； 其中，當進行一編程動作時，該第一閘極介電層破裂，使得該一次編程記憶胞被編程為一低電阻值的儲存狀態。
2. 如請求項1所述之反熔絲型一次編程記憶胞，更包括： 一第二奈米線；其中該第一汲/源結構電性接觸於該第二奈米線的一第一端，該第二汲/源結構電性接觸於該第二奈米線的一第二端，該第一奈米線與該第二奈米線有相同的摻雜型態； 其中，該第一閘極結構更包括一第二閘極介電層，該第二閘極介電層環繞該第二奈米線的一中間區域，該第一閘極層環繞該第二閘極介電層，該第二奈米線的一第一側區域被該第一間隙壁包圍，該第二奈米線的一第二側區域被該第二間隙壁包圍。
3. 如請求項1所述之反熔絲型一次編程記憶胞，更包括： 一選擇電晶體，該選擇電晶體的一第一汲/源端連接至一位元線，該選擇電晶體的一閘極端連接至一字元線，該選擇電晶體的一第二汲/源端連接至該第二汲/源結構。
4. 如請求項1所述之反熔絲型一次編程記憶胞，更包括： 一第二奈米線；其中該第二汲/源結構電性接觸於該第二奈米線的一第一端； 一第二閘極結構，包括一第三間隙壁、一第四間隙壁、一第二閘極介電層與一第二閘極層；其中，該第二閘極介電層環繞該第二奈米線的一中間區域，該第二閘極層環繞該第二閘極介電層，該第二閘極層位於該絕緣層上方，該第二奈米線的一第一側區域被該第三間隙壁包圍，該第二奈米線的一第二側區域被該第四間隙壁包圍，且該第三間隙壁與該第四間隙壁位於該半導體基板上方； 一第三汲/源結構，形成於該絕緣層上方，並且電性接觸於該第二奈米線的一第二端；其中，該第二奈米線、該第二閘極結構、該第二汲/源結構與該第三汲/源結構形成一第一電晶體，且該第一電晶體為該環繞式閘極電晶體。
5. 如請求項4所述之反熔絲型一次編程記憶胞，其中該第一電晶體為一選擇電晶體，該第二閘極層連接至一字元線，該第三汲/源結構連接至一位元線。
6. 如請求項4所述之反熔絲型一次編程記憶胞，更包括： 一第三奈米線；其中該第三汲/源結構電性接觸於該第三奈米線的一第一端； 一第三閘極結構，包括一第五間隙壁、一第六間隙壁、一第三閘極介電層與一第三閘極層；其中，該第三閘極介電層環繞該第三奈米線的一中間區域，該第三閘極層環繞該第三閘極介電層，該第三閘極層位於該絕緣層上方，該第三奈米線的一第一側區域被該第五間隙壁包圍，該第三奈米線的一第二側區域被該第六間隙壁包圍，且該第五間隙壁與該第六間隙壁位於該半導體基板上方； 一第四汲/源結構，形成於該絕緣層上方，並且電性接觸於該第三奈米線的一第二端；其中，該第三奈米線、該第三閘極結構、該第三汲/源結構與該第四汲/源結構形成一第二電晶體，且該第二電晶體為該環繞式閘極電晶體。
7. 如請求項6所述之反熔絲型一次編程記憶胞，其中該第一電晶體為一跟隨電晶體，該第二電晶體為一選擇電晶體，該第二閘極層連接至一跟隨線，該第三閘極層連接至一字元線，該第四汲/源結構連接至一位元線。
8. 如請求項6所述之反熔絲型一次編程記憶胞，更包括： 一第四奈米線；其中該第四汲/源結構電性接觸於該第四奈米線的一第一端； 一第四閘極結構，包括一第七間隙壁、一第八間隙壁、一第四閘極介電層與一第四閘極層；其中，該第四閘極介電層環繞該第四奈米線的一中間區域，該第四閘極層環繞該第四閘極介電層，該第四閘極層位於該絕緣層上方，該第四奈米線的一第一側區域被該第七間隙壁包圍，該第四奈米線的一第二側區域被該第八間隙壁包圍，且該第七間隙壁與該第八間隙壁位於該半導體基板上方； 一第五汲/源結構，形成於該絕緣層上方，並且電性接觸於該第四奈米線的一第二端；其中，該第四奈米線、該第四閘極結構、該第四汲/源結構與該第五汲/源結構形成一第三電晶體，且該第三電晶體為該環繞式閘極電晶體。
9. 如請求項8所述之反熔絲型一次編程記憶胞，其中該第一電晶體為一跟隨電晶體，該第三電晶體為一第一選擇電晶體，該第二電晶體為一第二選擇電晶體，該第二閘極層連接至一跟隨線，該第三閘極層連接至一字元線，該第四閘極層連接至該字元線，該第五汲/源結構連接至一位元線。
10. 如請求項8所述之反熔絲型一次編程記憶胞，其中該第二電晶體為一第一跟隨電晶體，該第一電晶體為一第二跟隨電晶體，該第三電晶體為一選擇電晶體，該第三閘極層連接至一第一跟隨線，該第二閘極層連接至一第二跟隨線，該第四閘極層連接至一字元線，該第五汲/源結構連接至一位元線。