TW202418552A - 半導體記憶體裝置 - Google Patents
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Abstract
一種半導體記憶體裝置包括：基板；位元線，位於基板上；字元線，設置於位元線上且在與基板的頂表面平行的第一方向上間隔開；背閘極電極，設置於字元線之中的一對相鄰的字元線之間；主動圖案，設置於背閘極電極與所述一對相鄰的字元線之間；接觸圖案，分別設置於主動圖案上；第一背閘極絕緣圖案，設置於位元線與背閘極電極之間；以及第二背閘極絕緣圖案及第三背閘極絕緣圖案，設置於背閘極電極上，其中背閘極上部絕緣圖案包含具有第一介電常數的材料且背閘極下部絕緣圖案包含具有第二介電常數的材料，第二介電常數大於第一介電常數。
Description
[相關申請案的交叉參考]
本申請案基於2022年10月17日於韓國智慧財產局提出申請的韓國專利申請案第10-2022-0133171號且主張所述韓國專利申請案的優先權，所述韓國專利申請案的揭露內容全部併入本案供參考。
本揭露是有關於一種半導體記憶體裝置，且更具體來說是有關於一種電性特性及積體密度得以改良的半導體記憶體裝置。
需要進行資料儲存的電子系統可能需要能夠儲存高容量資料的半導體裝置。為了在增大半導體裝置的資料儲存容量的同時滿足半導體裝置的效能及價格目標，可能需要增大半導體裝置的積體密度。二維（two-dimensional，2D）或平面半導體裝置的積體密度可主要由單位記憶胞元佔據的面積決定，且因此2D或平面半導體裝置的積體密度可受到形成精細圖案的技術的極大影響。然而，由於需要高價設備來形成精細圖案，因此2D半導體裝置的積體密度仍受到限制。因此，已開發半導體記憶體裝置來改良其積體密度、電阻及電流驅動能力。
本背景技術章節中所揭露的資訊已為發明人所熟知或在達成本申請案的實施例的製程之前或期間由發明人導出，或者是在達成實施例的製程中獲取的技術資訊。因此，本背景技術章節中所揭露的資訊可含有不形成已為公眾所熟知的先前技術的資訊。
一或多個實例性實施例提供一種積體密度及電性特性得以改良的半導體記憶體裝置。
另外的態樣將在以下闡述中部分地陳述且部分地將因所述闡述而變得顯而易見，或可藉由實踐所呈現的實施例來獲悉。
根據實例性實施例的態樣，一種半導體記憶體裝置可包括：位元線，在第一方向上延伸；第一字元線，在所述位元線上在與所述第一方向相交的第二方向上延伸；第二字元線，在所述第二方向上延伸且在所述第一方向上與所述第一字元線間隔開；背閘極電極，在所述第二方向上在所述第一字元線與所述第二字元線之間延伸；第一主動圖案，設置於所述第一字元線與所述背閘極電極之間，所述第一主動圖案在所述第二方向上間隔開；第二主動圖案，設置於所述第二字元線與所述背閘極電極之間，所述第二主動圖案在所述第二方向上間隔開；接觸圖案，分別連接至所述第一主動圖案及所述第二主動圖案；背閘極下部絕緣圖案，設置於所述背閘極電極與所述位元線之間；以及背閘極上部絕緣圖案，設置於所述背閘極電極上，其中所述背閘極上部絕緣圖案可包含具有第一介電常數的材料且所述背閘極下部絕緣圖案可包含具有第二介電常數的材料，所述第二介電常數大於所述第一介電常數。
根據實例性實施例的態樣，一種半導體記憶體裝置可包括：基板；位元線，位於所述基板上；字元線，設置於所述位元線上且在與所述基板的頂表面平行的第一方向上間隔開；背閘極電極，設置於所述字元線之中的一對相鄰的字元線之間；主動圖案，設置於所述背閘極電極與所述一對相鄰的字元線之間；接觸圖案，分別設置於所述主動圖案上；第一背閘極絕緣圖案，設置於所述位元線與所述背閘極電極之間；以及第二背閘極絕緣圖案及第三背閘極絕緣圖案，設置於所述背閘極電極上，其中背閘極上部絕緣圖案可包含具有第一介電常數的材料且背閘極下部絕緣圖案可包含具有第二介電常數的材料，所述第二介電常數大於所述第一介電常數。
根據實例性實施例的態樣，一種半導體記憶體裝置可包括：基板；位元線，在所述基板上在第一方向上延伸；第一主動圖案；第二主動圖案，在所述第一方向上在所述位元線上與所述第一主動圖案間隔開；背閘極電極，設置於所述第一主動圖案與所述第二主動圖案之間，所述背閘極電極在第二方向上延伸且與所述位元線相交；第一字元線，被設置成與所述第一主動圖案相鄰且在所述第二方向上延伸；第二字元線，被設置成與所述第二主動圖案相鄰且在所述第二方向上延伸；至少一個第一閘極絕緣圖案，設置於所述第一主動圖案與所述第一字元線之間；至少一個第二閘極絕緣圖案，設置於所述第二主動圖案與所述第二字元線之間；至少一個第三閘極絕緣圖案，設置於所述第一主動圖案與所述背閘極電極之間；至少一個第四閘極絕緣圖案，設置於所述第二主動圖案與所述背閘極電極之間；接觸圖案，連接至所述第一主動圖案及所述第二主動圖案；背閘極下部絕緣圖案，設置於所述位元線與所述背閘極電極之間；背閘極上部絕緣圖案，設置於所述背閘極電極上且位於所述接觸圖案之間；至少一個第一絕緣圖案，設置於所述第一字元線與所述位元線之間；至少一個第二絕緣圖案，設置於所述第一字元線與所述接觸圖案中的對應接觸圖案之間；至少一個第三絕緣圖案，設置於所述第二字元線與所述位元線之間；至少一個第四絕緣圖案，設置於所述第二字元線與所述接觸圖案中的對應接觸圖案之間；以及資料儲存圖案，分別連接至所述接觸圖案，其中所述背閘極上部絕緣圖案可包含具有第一介電常數的材料且所述背閘極下部絕緣圖案可包含具有第二介電常數的材料，所述第二介電常數大於所述第一介電常數。
在下文中，將參考附圖詳細地闡述本揭露的實例性實施例。針對圖式中的相同組件使用相同的參考編號，且將不再對其加以贅述。本文中所述的實施例是實例性實施例，且因此本揭露並不僅限於此且可以各種其他形式實現。
本文中所使用的例如「……的至少一者」等表達在處於一系列元件之前時，修飾全部的所述一系列元件且不修飾所述一系列中的個別元件。舉例而言，表達「a、b及c中的至少一者」應理解為僅包括a、僅包括b、僅包括c、包括a及b兩者、包括a及c兩者、包括b及c兩者、或包括全部的a、b及c。
圖1是說明根據本揭露的一些實施例的半導體記憶體裝置的圖。圖2A是沿著圖1的線A-A’截取以說明根據本揭露的一些實施例的半導體記憶體裝置的剖視圖。圖2B是沿著圖1的線B-B’截取以說明根據本揭露的一些實施例的半導體記憶體裝置的剖視圖。圖2C是沿著圖1的線C-C’截取以說明根據本揭露的一些實施例的半導體記憶體裝置的剖視圖。
參考圖1以及圖2A至圖2C，位元線BL可設置於基板200上且可在第一方向D1上彼此間隔開。位元線BL可在與第一方向D1相交的第二方向D2上彼此平行地延伸。
基板200可包含具有半導體性質的材料（例如，矽晶圓）、絕緣材料（例如，玻璃）或者被絕緣材料覆蓋的半導體或導體。
舉例而言，位元線BL可包含以下各項中的至少一種但不限於以下各項：經過摻雜的複晶矽、金屬（例如Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni或Co）、導電金屬氮化物（例如TiN、TaN、WN、NbN、TiAlN、TiSiN、TaSiN或RuTiN）、導電金屬矽化物及導電金屬氧化物（例如PtO、RuO2、IrO2、SrRuO3（SRO）、(Ba、Sr)RuO3（BSRO）、CaRuO3（CRO）或LSCo）。位元線BL可包含單層或多層前述材料。在一些實施例中，位元線BL可包括二維材料及三維材料。舉例而言，位元線BL可包含碳系二維材料（例如石墨烯）、碳系三維材料（例如碳奈米管）及其組合中的至少一者。
在一些實施例中，半導體記憶體裝置可包括位於位元線BL之間的間隙結構170。間隙結構170中的每一者可被線絕緣層171及175環繞。
間隙結構170可在第二方向D2上彼此平行地延伸。間隙結構170可設置於線絕緣層171及175中，且間隙結構170的頂表面可位於較位元線BL的頂表面低的水平高度處。
在一些實施例中，間隙結構170中的每一者可由導電材料形成，且間隙結構170中的每一者中可包括空氣間隙或孔隙。在一些實施例中，間隙結構170可以是由線絕緣層171及175環繞的空氣間隙。間隙結構170中的每一者可減小彼此相鄰的位元線BL之間的耦合雜訊。舉例而言，間隙結構170可以是由導電材料形成的屏蔽線。
第一主動圖案AP1與第二主動圖案AP2可在第二方向D2上交替地排列於位元線BL中的每一者上。第一主動圖案AP1可在第一方向D1上彼此間隔開，且第二主動圖案AP2可在第一方向D1上彼此間隔開。換言之，第一主動圖案AP1及第二主動圖案AP2可在彼此相交的第一方向D1與第二方向D2上二維地排列。
在一些實施例中，第一主動圖案AP1及第二主動圖案AP2可由單晶半導體材料形成。舉例而言，第一主動圖案AP1及第二主動圖案AP2可由單晶矽形成。
第一主動圖案AP1及第二主動圖案AP2中的每一者可具有在第一方向D1上的長度、在第二方向D2上的寬度及在第三方向D3上的高度，第三方向D3垂直於第一方向D1及第二方向D2。第一主動圖案AP1及第二主動圖案AP2中的每一者可具有實質上均勻的寬度。第一主動圖案AP1及第二主動圖案AP2中的每一者的寬度可處於幾奈米（nanometer，nm）至幾十奈米的範圍內。舉例而言，第一主動圖案AP1及第二主動圖案AP2中的每一者的寬度可處於約1奈米至約30奈米（例如，約1奈米至約10奈米）的範圍內。第一主動圖案AP1及第二主動圖案AP2中的每一者的長度可大於位元線BL中的每一者在第一方向D1上的線寬度。
圖3A是圖2A的部分「P」的圖以說明根據本揭露的一些實施例的半導體記憶體裝置的一部分。參考圖3A，第一主動圖案AP1及第二主動圖案AP2中的每一者可包括：第一摻雜區SDR1，與位元線BL中的每一者相鄰；第二摻雜區SDR2，與接觸圖案BC中的每一者相鄰；及通道區CHR，位於第一摻雜區SDR1與第二摻雜區SDR2之間。第一摻雜區SDR1及第二摻雜區SDR2可以是第一主動圖案AP1及第二主動圖案AP2中摻雜有摻雜物的區，且第一摻雜區SDR1及第二摻雜區SDR2中的摻雜濃度可大於通道區CHR中的摻雜濃度。
當半導體記憶體裝置運作時，第一主動圖案AP1的通道區CHR及第二主動圖案AP2的通道區CHR可由第一字元線WL1及第二字元線WL2以及背閘極電極BG控制。在第一主動圖案AP1及第二主動圖案AP2是由單晶半導體材料形成的情形中，可在半導體記憶體裝置運作時減少洩漏電流。
背閘極電極BG可設置於位元線BL上且可在第二方向D2上彼此間隔開一定距離。背閘極電極BG可在第一方向D1上延伸成與位元線BL相交。
背閘極電極BG中的每一者可設置於在第二方向D2上彼此相鄰的第一主動圖案AP1與第二主動圖案AP2之間。換言之，第一主動圖案AP1可設置於背閘極電極BG中的每一者的一側處，且第二主動圖案AP2可設置於背閘極電極BG中的每一者的另一側處。
舉例而言，背閘極電極BG可包含經過摻雜的複晶矽、導電金屬氮化物（例如，氮化鈦、氮化鉭等）、金屬（例如，鎢、鈦、鉭等）、導電金屬矽化物、導電金屬氧化物或其任何組合。
可在半導體記憶體裝置運作時將負電壓施加至背閘極電極BG以增大垂直通道電晶體的臨限電壓。換言之，被供應負電壓的背閘極電極BG可防止垂直通道電晶體的洩漏電流性質因可由垂直通道電晶體的大小減小所致的臨限電壓的減小而劣化。
背閘極下部絕緣圖案110可設置於背閘極電極BG中的每一者與位元線BL之間。背閘極下部絕緣圖案110可被稱為第一背閘極絕緣圖案110。背閘極下部絕緣圖案110可設置於背閘極電極BG中的每一者與位元線BL之間。背閘極下部絕緣圖案110的頂表面可接觸背閘極電極BG的底表面BGD。背閘極下部絕緣圖案110的底表面可接觸位元線BL。背閘極下部絕緣圖案110可在第一方向D1上與背閘極電極BG平行地延伸。舉例而言，背閘極下部絕緣圖案110可包含氧化矽、氮氧化矽或氮化矽。
背閘極上部絕緣圖案120可設置於背閘極電極BG中的每一者上。背閘極上部絕緣圖案120可設置於背閘極電極BG中的每一者與接觸圖案BC之間。背閘極上部絕緣圖案120可設置於背閘極電極BG中的每一者與蝕刻停止層210之間。背閘極上部絕緣圖案120的底表面可接觸背閘極電極BG的頂表面BGU。背閘極上部絕緣圖案120可在第三方向D3上延伸成接觸蝕刻停止層210。背閘極上部絕緣圖案120可在第一方向D1上與背閘極電極BG平行地延伸。背閘極上部絕緣圖案120與背閘極下部絕緣圖案110可在第三方向D3上彼此垂直地間隔開，其中背閘極電極BG夾置於背閘極上部絕緣圖案120與背閘極下部絕緣圖案110之間。
背閘極上部絕緣圖案120可包含介電常數低於背閘極下部絕緣圖案110的介電常數的材料。背閘極上部絕緣圖案120可包含低介電常數（low-k）介電材料。舉例而言，背閘極上部絕緣圖案120可包含介電常數為1至4的材料。舉例而言，背閘極上部絕緣圖案120可包含氧化矽、碳氧化矽（SiOC）及空氣中的至少一種。
字元線WL可設置於基板200上。字元線WL可在第二方向D2上彼此間隔開。字元線WL可在位元線BL上在第一方向D1上延伸。字元線WL可包括第一字元線WL1及第二字元線WL2。第一字元線WL1與第二字元線WL2可在第二方向D2上交替地排列。
第一字元線WL1可設置於第一主動圖案AP1中的每一者的一側處，且第二字元線WL2可設置於第二主動圖案AP2中的每一者的另一側處。第一字元線WL1及第二字元線WL2可與位元線BL及接觸圖案BC垂直地間隔開。換言之，當在垂直視圖中觀察時，第一字元線WL1及第二字元線WL2可位於位元線BL與接觸圖案BC之間。
第一主動圖案AP1中的每一者可設置於第一字元線WL1與背閘極電極BG中的每一者之間。第二主動圖案AP2中的每一者可設置於第二字元線WL2與背閘極電極BG中的每一者之間。第一字元線WL1及第二字元線WL2在垂直方向（例如，第三方向D3）上的高度可小於第一主動圖案AP1及第二主動圖案AP2在垂直方向上的高度。第一字元線WL1及第二字元線WL2可在垂直方向上位於與背閘極電極BG的水平高度不同的水平高度處。
舉例而言，第一字元線WL1及第二字元線WL2可包含經過摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其任何組合。
第一絕緣圖案141可設置於第一字元線WL1與位元線BL之間以及第一字元線WL1與接觸圖案BC之間。第一字元線WL1可與位元線BL及接觸圖案BC間隔開，其中第一絕緣圖案141夾置於第一字元線WL1與位元線BL及接觸圖案BC之間。換言之，第一字元線WL1可不接觸位元線BL及接觸圖案BC。第一絕緣圖案141可接觸第一字元線WL1的頂表面及底表面。第一絕緣圖案141可沿著第一字元線WL1的頂表面及底表面延伸。第一絕緣圖案141可在第一方向D1上與第一字元線WL1平行地延伸。舉例而言，第一絕緣圖案141可由氧化矽、氮氧化矽、氮化矽或其任何組合形成。
第二絕緣圖案142可設置於第二字元線WL2與位元線BL之間以及第二字元線WL2與接觸圖案BC之間。第二字元線WL2可與位元線BL及接觸圖案BC間隔開，其中第二絕緣圖案142夾置於第二字元線WL2與位元線BL及接觸圖案BC之間。換言之，第二字元線WL2可不接觸位元線BL及接觸圖案BC。第二絕緣圖案142可接觸第二字元線WL2的頂表面及底表面。第二絕緣圖案142可沿著第二字元線WL2的頂表面及底表面延伸。第二絕緣圖案142可在第一方向D1上與第二字元線WL2平行地延伸。舉例而言，第二絕緣圖案142可由氧化矽、氮氧化矽、氮化矽或其任何組合形成。
第三絕緣圖案130可設置於位元線BL上。第三絕緣圖案130可設置於彼此相鄰的第二字元線WL2與第一字元線WL1之間。第一字元線WL1與第二字元線WL2可藉由第三絕緣圖案130彼此分隔開。第三絕緣圖案130可在第一方向D1上在第一字元線WL1與第二字元線WL2之間延伸。舉例而言，第三絕緣圖案130可包含氧化矽。
第一閘極絕緣圖案GOX1可設置於位元線BL上。第一閘極絕緣圖案GOX1可設置於第一字元線WL1與第一主動圖案AP1之間以及第二字元線WL2與第二主動圖案AP2之間。第一閘極絕緣圖案GOX1可在第一方向D1上與第一字元線WL1及第二字元線WL2平行地延伸。
第二閘極絕緣圖案GOX2可設置於位元線BL上。第二閘極絕緣圖案GOX2可設置於背閘極電極BG與第一主動圖案AP1之間以及背閘極電極BG與第二主動圖案AP2之間。第二閘極絕緣圖案GOX2可在第一方向D1上與背閘極電極BG平行地延伸。
第一閘極絕緣圖案GOX1及第二閘極絕緣圖案GOX2可覆蓋或至少部分地覆蓋第一主動圖案AP1的側表面及第二主動圖案AP2的側表面。第一閘極絕緣圖案GOX1及第二閘極絕緣圖案GOX2可設置於蝕刻停止層210與位元線BL之間。第一閘極絕緣圖案GOX1及第二閘極絕緣圖案GOX2可具有實質上均勻的厚度。
第一閘極絕緣圖案GOX1及第二閘極絕緣圖案GOX2可由氧化矽、氮氧化矽、介電常數高於氧化矽的介電常數的高介電常數介電材料或其任何組合形成。高介電常數介電材料可由金屬氧化物或金屬氮氧化物形成。舉例而言，可用作閘極絕緣層的高介電常數介電材料可由以下各項形成但不限於以下各項：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2、Al2O3或其任何組合。
接觸圖案BC可穿透層間絕緣層220及蝕刻停止層210以分別連接至第一主動圖案AP1及第二主動圖案AP2。換言之，接觸圖案BC可分別連接至第一主動圖案AP1的第二摻雜區SDR2及第二主動圖案AP2的第二摻雜區SDR2。接觸圖案BC中的每一者可具有大於其上部寬度的下部寬度。彼此相鄰的接觸圖案BC可藉由分隔絕緣圖案245彼此分隔開。當在平面圖中觀察時，接觸圖案BC中的每一者可具有各種形狀，包括圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀中的至少一種。
當在平面圖中觀察時，背閘極上部絕緣圖案120可設置於在第二方向D2上彼此相鄰的接觸圖案BC之間。接觸圖案BC可包括連接至第一主動圖案AP1的第一接觸圖案BC1及連接至第二主動圖案AP2的第二接觸圖案BC2。當在平面圖中觀察時，第一接觸圖案BC1中的每一者的至少一部分可與第二接觸圖案BC2中的每一者的至少一部分間隔開，其中背閘極上部絕緣圖案120夾置於第一接觸圖案BC1中的每一者的至少一部分與第二接觸圖案BC2中的每一者的至少一部分之間。
接觸圖案BC可由以下各項形成但不限於以下各項：經過摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任何組合。
搭接接墊LP可設置於接觸圖案BC上。當在平面圖中觀察時，搭接接墊LP中的每一者可具有各種形狀，包括圓形形狀、橢圓形形狀、矩形形狀、正方形形狀、菱形形狀及六邊形形狀中的至少一種。
分隔絕緣圖案245可設置於搭接接墊LP之間。當在平面圖中觀察時，搭接接墊LP可在第一方向D1及第二方向D2上排列成矩陣形式。搭接接墊LP的頂表面可與分隔絕緣圖案245的頂表面實質上共面。
搭接接墊LP可由以下各項形成但不限於以下各項：經過摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其任何組合。
資料儲存圖案DSP可分別設置於搭接接墊LP上。資料儲存圖案DSP可分別電性連接至第一主動圖案AP1及第二主動圖案AP2。資料儲存圖案DSP可在第一方向D1及第二方向D2上排列成矩陣形式。資料儲存圖案DSP中的每一者可與搭接接墊LP中的每一者完全或部分地交疊。資料儲存圖案DSP中的每一者可接觸搭接接墊LP中的每一者的頂表面的全部或一部分。
在一些實施例中，資料儲存圖案DSP中的每一者可以是電容器且可包括下部電極及上部電極以及設置於所述下部電極與所述上部電極之間的電容器介電層。作為另外一種選擇，資料儲存圖案DSP中的每一者可以是可藉由施加至資料儲存圖案DSP的電性脈波而在兩種電阻狀態之間切換的可變電阻圖案。舉例而言，資料儲存圖案DSP可包含晶體狀態可根據電流量而改變的相變材料、鈣鈦礦化合物、過渡金屬氧化物、磁性材料、鐵磁材料或反鐵磁性材料中的至少一種。
圖3B是圖2A的部分「P」的圖以說明根據本揭露的一些實施例的半導體記憶體裝置的一部分。在下文中，將主要闡述本實施例與圖1、圖2A至圖2C及圖3A的以上實施例之間的差異，且為了容易且方便闡釋起見可省略先前所述的類似態樣。
參考圖3B，第二背閘極絕緣圖案121可設置於背閘極電極BG中的每一者上。第二背閘極絕緣圖案121可接觸背閘極電極BG中的每一者的頂表面。第二背閘極絕緣圖案121可在第一方向D1上與背閘極電極BG平行地延伸。
第三背閘極絕緣圖案122可設置於第二背閘極絕緣圖案121上。第二背閘極絕緣圖案121可設置於背閘極電極BG與第三背閘極絕緣圖案122之間。第三背閘極絕緣圖案122可設置於第二背閘極絕緣圖案121與蝕刻停止層210之間。第三背閘極絕緣圖案122可接觸第二背閘極絕緣圖案121的頂表面。第三背閘極絕緣圖案122可在第一方向D1上與背閘極電極BG平行地延伸。
第二背閘極絕緣圖案121可包含介電常數低於第三背閘極絕緣圖案122的介電常數的材料（即，第二背閘極絕緣圖案121可包含具有第一介電常數的材料，所述第一介電常數低於第三背閘極絕緣圖案122的材料的第二介電常數）。第二背閘極絕緣圖案121可包含低介電常數介電材料。舉例而言，第二背閘極絕緣圖案121可包含介電常數為約1至約4的材料。舉例而言，第二背閘極絕緣圖案121可包含氧化矽、碳氧化矽（SiOC）及空氣中的至少一種。舉例而言，第三背閘極絕緣圖案122可包含氮化矽。
圖3C是圖2A的部分「P」的圖以說明根據本揭露的一些實施例的半導體記憶體裝置的一部分。在下文中，將主要闡述本實施例與圖1、圖2A至圖2C及圖3A的以上實施例之間的差異，且為了容易且方便闡釋起見可省略先前所述的類似態樣。
參考圖3C，第二背閘極絕緣圖案121可設置於背閘極電極BG中的每一者上。第二背閘極絕緣圖案121可在第一方向D1上與背閘極電極BG平行地延伸。
第三背閘極絕緣圖案122可設置於背閘極電極BG中的每一者上。第三背閘極絕緣圖案122的部分122A可設置於背閘極電極BG與第二背閘極絕緣圖案121之間，且第三背閘極絕緣圖案122的其餘部分122B可設置於第二背閘極絕緣圖案121上。第二背閘極絕緣圖案121可設置於第三背閘極絕緣圖案122的部分122A與其餘部分122B之間。第三背閘極絕緣圖案122的其餘部分122B可設置於第二背閘極絕緣圖案121與蝕刻停止層210之間。第三背閘極絕緣圖案122的部分122A可接觸背閘極電極BG中的每一者的頂表面。第三背閘極絕緣圖案122可沿著第二背閘極絕緣圖案121的頂表面及底表面延伸。第二背閘極絕緣圖案121可與背閘極電極BG間隔開，其中第三背閘極絕緣圖案122夾置於第二背閘極絕緣圖案121與背閘極電極BG之間。第三背閘極絕緣圖案122可在第一方向D1上與背閘極電極BG平行地延伸。
第二背閘極絕緣圖案121可包含介電常數低於第三背閘極絕緣圖案122的介電常數的材料。第二背閘極絕緣圖案121可包含低介電常數介電材料。舉例而言，第二背閘極絕緣圖案121可包含介電常數為約1至約4的材料。舉例而言，第二背閘極絕緣圖案121可包含氧化矽、碳氧化矽（SiOC）及空氣中的至少一種。舉例而言，第三背閘極絕緣圖案122可包含氮化矽。
圖3D是圖2A的部分「P」的對應圖以說明根據本揭露的一些實施例的半導體記憶體裝置的一部分。在下文中，將主要闡述本實施例與圖1、圖2A至圖2C及圖3A的以上實施例之間的差異，且為了容易且方便闡釋起見可省略先前所述的類似態樣。
參考圖3D，第二背閘極絕緣圖案121可設置於背閘極電極BG中的每一者上。第二背閘極絕緣圖案121可在第一方向D1上與背閘極電極BG平行地延伸。
第三背閘極絕緣圖案122可設置於背閘極電極BG中的每一者上。第三背閘極絕緣圖案122可環繞（或至少部分地環繞）第二背閘極絕緣圖案121。第三背閘極絕緣圖案122可沿著第二背閘極絕緣圖案121的側表面延伸。第三背閘極絕緣圖案122可接觸背閘極電極BG中的每一者的頂表面。第二背閘極絕緣圖案121可與背閘極電極BG間隔開，其中第三背閘極絕緣圖案122夾置於第二背閘極絕緣圖案121與背閘極電極BG之間。第三背閘極絕緣圖案122可在第一方向D1上與背閘極電極BG平行地延伸。
第二背閘極絕緣圖案121可包含介電常數低於第三背閘極絕緣圖案122的介電常數的材料。第二背閘極絕緣圖案121可包含低介電常數介電材料。舉例而言，第二背閘極絕緣圖案121可包含介電常數為約1至約4的材料。舉例而言，第二背閘極絕緣圖案121可包含氧化矽、碳氧化矽（SiOC）及空氣中的至少一種。舉例而言，第三背閘極絕緣圖案122可包含氮化矽。
圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17及圖18是與圖1的線A-A’對應的剖視圖以說明根據本揭露的一些實施例的製造半導體記憶體裝置的方法。在下文中，為了容易且方便闡釋起見，可省略先前關於圖1至圖3D所述的類似態樣。
參考圖4，可製備堆疊有第一基板300、絕緣層310及主動層APL的堆疊。
可在第一基板300上設置絕緣層310及主動層APL。第一基板300可具有彼此相對的第一表面300A與第二表面300B，且第一基板300的第一表面300A可接觸絕緣層310。所述堆疊可以是絕緣體上矽（silicon-on-insulator，SOI）基板。舉例而言，第一基板300可以是矽基板、鍺基板及/或矽鍺基板。
絕緣層310可以是藉由植入氧分離（separation by implanted oxygen，SIMOX）方法或接合與層轉移方法形成的隱埋氧化物（buried oxide，BOX）。作為另外一種選擇，絕緣層310可以是藉由化學氣相沈積（chemical vapor deposition，CVD）方法形成的絕緣層。舉例而言，絕緣層310可包括氧化矽層、氮化矽層、氮氧化矽層及/或低介電常數介電質層。
主動層APL可以是單晶半導體層。舉例而言，主動層APL可以是單晶矽基板、單晶鍺基板及/或單晶矽鍺基板。主動層APL可具有彼此相對的第一表面與第二表面，且主動層APL的第二表面可接觸絕緣層310。
參考圖5，第三絕緣圖案130可形成於主動層APL中。可將主動層APL圖案化以形成暴露出絕緣層310的溝槽，且然後，可使用絕緣材料來填充所述溝槽以形成第三絕緣圖案130。第三絕緣圖案130的頂表面可與主動層APL的第一表面實質上共面。
參考圖6，可在主動層APL中形成第一溝槽TR1。第一溝槽TR1可暴露出絕緣層310的頂表面及主動層APL的內側表面。第一溝槽TR1可具有在第一方向D1上延伸的線形狀。第一溝槽TR1可藉由將主動層APL圖案化來形成。
參考圖7，可在第一基板300上形成閘極絕緣層GOXL。閘極絕緣層GOXL可覆蓋（或至少部分地覆蓋）第三絕緣圖案130的頂表面、主動層APL的第一表面及第一溝槽TR1的內表面。可藉由形成於第一溝槽TR1中的閘極絕緣層GOXL界定第二溝槽TR2。
參考圖8，可在閘極絕緣層GOXL上形成背閘極層BGL。背閘極層BGL可沿著閘極絕緣層GOXL的頂表面延伸以填充第二溝槽TR2。背閘極層BGL可共形地覆蓋閘極絕緣層GOXL的頂表面。
參考圖9，可在背閘極層BGL上形成間隔件SP。間隔件SP可由相對於背閘極層BGL及閘極絕緣層GOXL具有蝕刻選擇性的材料形成。當在平面圖中觀察時，間隔件SP可與主動層APL及第一溝槽TR1交疊。間隔件SP可彼此間隔開。
參考圖10，可對背閘極層BGL、閘極絕緣層GOXL及主動層APL執行蝕刻製程以形成第三溝槽TR3以及第一主動圖案AP1及第二主動圖案AP2。所述蝕刻製程可藉由使用間隔件SP作為蝕刻遮罩來依序蝕刻背閘極層BGL、閘極絕緣層GOXL及主動層APL。第三溝槽TR3可暴露出絕緣層310的頂表面。第三溝槽TR3可形成於第三絕緣圖案130與第一主動圖案AP1及第二主動圖案AP2之間。
參考圖11，可形成背閘極電極BG及背閘極下部絕緣圖案110。可在移除間隔件SP之後依序蝕刻背閘極層BGL及閘極絕緣層GOXL，藉此形成背閘極電極BG。可在背閘極電極BG中的每一者上形成背閘極下部絕緣圖案110。背閘極下部絕緣圖案110的頂表面、第一主動圖案AP1的頂表面及第二主動圖案AP2的頂表面、閘極絕緣層GOXL的最頂表面及第三絕緣圖案130的頂表面可以是實質上平整的。
參考圖12，可在第三溝槽TR3中形成第一閘極絕緣圖案GOX1。第一閘極絕緣圖案GOX1可覆蓋（或至少部分地覆蓋）第一主動圖案AP1的暴露的側表面及第二主動圖案AP2的暴露的側表面且可在第一方向D1上延伸。
參考圖13，可在絕緣層310上形成字元線層WLL。字元線層WLL可填充第一閘極絕緣圖案GOX1與第三絕緣圖案130之間的空間。字元線層WLL的頂表面可位於較第一主動圖案AP1的頂表面及第二主動圖案AP2的頂表面低的水平高度處。字元線層WLL可在第一方向D1上延伸。
參考圖14，可在字元線層WLL上形成第一絕緣圖案141及第二絕緣圖案142。第一絕緣圖案141及第二絕緣圖案142可填充第一閘極絕緣圖案GOX1與第三絕緣圖案130之間的空間。第一絕緣圖案141的頂表面及第二絕緣圖案142的頂表面可與第一主動圖案AP1的頂表面及第二主動圖案AP2的頂表面實質上共面。
可在第一絕緣圖案141、第二絕緣圖案142及第三絕緣圖案130、第一閘極絕緣圖案GOX1、第一主動圖案AP1及第二主動圖案AP2以及背閘極下部絕緣圖案110上形成位元線BL。位元線BL中的每一者可具有在第二方向D2上延伸的線形狀。由於形成位元線BL，因此可製造出第一結構S1。
參考圖15，可將第一結構S1翻轉，以此使得第一基板300的第二表面300B面向第三方向D3。翻轉的第一結構S1可設置於基板200上。
參考圖16，可移除第一基板300及絕緣層310。可藉由移除第一基板300及絕緣層310來暴露出第一絕緣圖案141、第二絕緣圖案142及第三絕緣圖案130、第一閘極絕緣圖案GOX1以及第一主動圖案AP1及第二主動圖案AP2。
參考圖17，可蝕刻閘極絕緣層GOXL以形成第二閘極絕緣圖案GOX2及第四溝槽TR4。第四溝槽TR4可暴露出背閘極電極BG中的每一者的頂表面。
參考圖18，可在第四溝槽TR4中形成背閘極上部絕緣圖案120。背閘極上部絕緣圖案120可在背閘極電極BG中的每一者上填充第二閘極絕緣圖案GOX2之間的空間（即，第四溝槽TR4）。背閘極上部絕緣圖案120的頂表面可與第一主動圖案AP1的頂表面及第二主動圖案AP2的頂表面實質上共面。
再次參考圖2A，可在第一主動圖案AP1及第二主動圖案AP2上形成蝕刻停止層210及層間絕緣層220。此後，可將層間絕緣層220及蝕刻停止層210圖案化以暴露出第一主動圖案AP1及第二主動圖案AP2，且然後可形成接觸圖案BC。可在接觸圖案BC上形成搭接接墊LP，且然後可蝕刻層間絕緣層220及蝕刻停止層210，並且然後可形成分隔絕緣圖案245。可在搭接接墊LP上形成資料儲存圖案DSP，藉此製造出半導體記憶體裝置。
根據本揭露，在包括背閘極電極的半導體記憶體裝置中，設置於背閘極電極上的絕緣圖案可包含低介電常數介電材料，且因此接觸圖案之間的雜訊可得以減小或最小化從而改良半導體記憶體裝置的電性特性。
以上闡述中所提供的實施例中的每一者不排除與本文中亦提供或本文中未提供但符合本揭露的另一實例或另一實施例的一或多個特徵相關聯。
雖然已特別示出並闡述本揭露的實施例，但熟習此項技術者將理解，可對本揭露的實施例做出形式及細節上的變化，而此並不背離隨附申請專利範圍的精神及範疇。
110:背閘極下部絕緣圖案/第一背閘極絕緣圖案
120:背閘極上部絕緣圖案
121:第二背閘極絕緣圖案
122:第三背閘極絕緣圖案
122A:部分
122B:其餘部分
130:第三絕緣圖案
141:第一絕緣圖案
142:第二絕緣圖案
170:間隙結構
171、175:線絕緣層
200:基板
210:蝕刻停止層
220:層間絕緣層
245:分隔絕緣圖案
300:第一基板
300A:第一表面
300B:第二表面
310:絕緣層
A-A’、B-B’、C-C’:線
AP1:第一主動圖案
AP2:第二主動圖案
APL:主動層
BC:接觸圖案
BC1:第一接觸圖案
BC2:第二接觸圖案
BG:背閘極電極
BGD:底表面
BGL:背閘極層
BGU:頂表面
BL:位元線
CHR:通道區
D1:第一方向
D2:第二方向
D3:第三方向
DSP:資料儲存圖案
GOX1:第一閘極絕緣圖案
GOX2:第二閘極絕緣圖案
GOXL:閘極絕緣層
LP:搭接接墊
P:部分
S1:第一結構
SDR1:第一摻雜區
SDR2:第二摻雜區
SP:間隔件
TR1:第一溝槽
TR2:第二溝槽
TR3:第三溝槽
WL:字元線
WL1:第一字元線
WL2:第二字元線
WLL:字元線層
結合附圖閱讀以下說明，本揭露的某些實例性實施例的以上及其他的態樣、特徵及優點將更顯而易見，在附圖中：
圖1是說明根據本揭露的一些實施例的半導體記憶體裝置的圖。
圖2A是沿著圖1的線A-A’截取以說明根據本揭露的一些實施例的半導體記憶體裝置的剖視圖。
圖2B是沿著圖1的線B-B’截取以說明根據本揭露的一些實施例的半導體記憶體裝置的剖視圖。
圖2C是沿著圖1的線C-C’截取以說明根據本揭露的一些實施例的半導體記憶體裝置的剖視圖。
圖3A是圖2A的部分「P」的圖以說明根據本揭露的一些實施例的半導體記憶體裝置的一部分。
圖3B是圖2A的部分「P」的圖以說明根據本揭露的一些實施例的半導體記憶體裝置的一部分。
圖3C是圖2A的部分「P」的圖以說明根據本揭露的一些實施例的半導體記憶體裝置的一部分。
圖3D是圖2A的部分「P」的對應圖以說明根據本揭露的一些實施例的半導體記憶體裝置的一部分。
圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、圖13、圖14、圖15、圖16、圖17及圖18是與圖1的線A-A’對應的剖視圖以說明根據本揭露的一些實施例的製造半導體記憶體裝置的方法。
170:間隙結構
A-A’、B-B’、C-C’:線
AP1:第一主動圖案
AP2:第二主動圖案
BC:接觸圖案
BG:背閘極電極
BL:位元線
D1:第一方向
D2:第二方向
DSP:資料儲存圖案
GOX1:第一閘極絕緣圖案
LP:搭接接墊
WL:字元線
WL1:第一字元線
WL2:第二字元線
Claims (10)
- 一種半導體記憶體裝置，包括： 位元線，在第一方向上延伸； 第一字元線，在所述位元線上在與所述第一方向相交的第二方向上延伸； 第二字元線，在所述第二方向上延伸且在所述第一方向上與所述第一字元線間隔開； 背閘極電極，在所述第二方向上在所述第一字元線與所述第二字元線之間延伸； 第一主動圖案，設置於所述第一字元線與所述背閘極電極之間，所述第一主動圖案在所述第二方向上間隔開； 第二主動圖案，設置於所述第二字元線與所述背閘極電極之間，所述第二主動圖案在所述第二方向上間隔開； 接觸圖案，連接至所述第一主動圖案及所述第二主動圖案； 背閘極下部絕緣圖案，設置於所述背閘極電極與所述位元線之間；以及 背閘極上部絕緣圖案，設置於所述背閘極電極上， 其中所述背閘極上部絕緣圖案包含具有第一介電常數的材料，且所述背閘極下部絕緣圖案包含具有第二介電常數的材料，所述第二介電常數大於所述第一介電常數。
- 如請求項1所述的半導體記憶體裝置，其中所述第一介電常數介於約1至約4之間。
- 如請求項1所述的半導體記憶體裝置，其中所述背閘極下部絕緣圖案與所述背閘極上部絕緣圖案垂直地間隔開，且 其中所述背閘極電極設置於所述背閘極下部絕緣圖案與所述背閘極上部絕緣圖案之間。
- 如請求項1所述的半導體記憶體裝置，其中所述接觸圖案包括連接至所述第一主動圖案的第一接觸圖案及連接至所述第二主動圖案的第二接觸圖案， 其中所述第一接觸圖案的至少一部分與所述第二接觸圖案的至少一部分間隔開，且 其中所述背閘極上部絕緣圖案設置於所述第一接觸圖案的所述部分與所述第二接觸圖案的所述部分之間。
- 如請求項1所述的半導體記憶體裝置，其中所述背閘極上部絕緣圖案接觸所述背閘極電極的頂表面，且 其中所述背閘極上部絕緣圖案在第三方向上延伸，所述第三方向垂直於所述第一方向及所述第二方向。
- 如請求項1所述的半導體記憶體裝置，其中所述背閘極上部絕緣圖案包含氧化矽、碳氧化矽（SiOC）及空氣中的至少一種。
- 一種半導體記憶體裝置，包括： 基板； 位元線，位於所述基板上； 字元線，設置於所述位元線上且在與所述基板的頂表面平行的第一方向上間隔開； 背閘極電極，設置於所述字元線之中的一對相鄰的字元線之間； 主動圖案，設置於所述背閘極電極與所述一對相鄰的字元線之間； 接觸圖案，分別設置於所述主動圖案上； 第一背閘極絕緣圖案，設置於所述位元線與所述背閘極電極之間；以及 第二背閘極絕緣圖案及第三背閘極絕緣圖案，設置於所述背閘極電極上， 其中所述第二背閘極絕緣圖案包含具有第一介電常數的材料，且所述第三背閘極絕緣圖案包含具有第二介電常數的材料，所述第二介電常數大於所述第一介電常數。
- 如請求項7所述的半導體記憶體裝置，其中所述第二背閘極絕緣圖案設置於所述背閘極電極與所述第三背閘極絕緣圖案之間。
- 如請求項7所述的半導體記憶體裝置，其中所述第三背閘極絕緣圖案的第一部分設置於所述背閘極電極與所述第二背閘極絕緣圖案之間，且 其中所述第二背閘極絕緣圖案設置於所述第三背閘極絕緣圖案的所述第一部分與所述第三背閘極絕緣圖案的其餘部分之間。
- 如請求項7所述的半導體記憶體裝置，其中所述第三背閘極絕緣圖案至少部分地環繞所述第二背閘極絕緣圖案，且 其中所述第三背閘極絕緣圖案接觸所述背閘極電極的頂表面。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2022-0133171 | 2022-10-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW202418552A true TW202418552A (zh) | 2024-05-01 |
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