TW202415968A - 半導體系統 - Google Patents

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Abstract

一種半導體系統，包括控制器，被配置成透過通道輸出命令位址、資料以及用於鎖存資料的寫入時脈和反相寫入時脈，被配置成在預位準間隔期間透過結合入關於通道的特性的資訊來輸出分別具有第一設定位準和第二設定位準的寫入時脈和反相寫入時脈，並且被配置成在切換間隔期間輸出週期性切換的寫入時脈和反相寫入時脈，以及半導體裝置，被配置成與寫入時脈和反相寫入時脈同步地鎖存和儲存資料。

Description

半導體系統
本揭露關於一種用於與寫入時脈同步地鎖存和儲存資料的半導體系統。
近來，隨著半導體系統的操作速度的增加，在半導體系統中包括的半導體裝置之間趨於需要高速資料傳輸速率。為了滿足半導體裝置之間串列輸入和輸出的資料的高速資料傳輸速率或高頻寬資料，應用了新技術。
例如，為了高速輸入和輸出資料，使用時脈分頻方案。當時脈被分頻時，產生具有不同相位的多相時脈。透過基於多相時脈對資料進行並行化或串列化來高速地輸入和輸出資料。
本申請請求於2022年10月13日和2023年4月21日分別在韓國智慧財產局提交的韓國專利申請第10-2022-0131850號和第10-2023-0052997號的優先權，其全部內容透過引用合併於此。
在一個實施例中，一種半導體系統可以包括：控制器，被配置成透過通道輸出命令位址、資料以及用於鎖存資料的寫入時脈和反相寫入時脈，被配置成在預位準間隔期間透過結合入關於通道的特性的資訊來輸出分別具有第一設定位準和第二設定位準的寫入時脈和反相寫入時脈，並且被配置成在切換間隔期間輸出週期性切換的寫入時脈和反相寫入時脈；以及半導體裝置，被配置成在切換間隔期間與寫入時脈和反相寫入時脈同步地鎖存和儲存資料。
在另一實施例中，一種半導體系統可以包括：控制器，被配置成透過通道輸出命令位址、資料以及用於鎖存資料的寫入時脈和反相寫入時脈，被配置成在預位準間隔期間回應於透過通道輸入的代碼信號輸出具有第一設定位準的寫入時脈和具有第二設定位準的反相寫入時脈，並且被配置成在切換間隔期間輸出週期性切換的寫入時脈和反相寫入時脈；以及半導體裝置，被配置成透過檢測在切換間隔期間輸入的寫入時脈和反相寫入時脈來輸出代碼信號，並且被配置成與寫入時脈和反相寫入時脈同步地鎖存和儲存資料。
在以下實施例的描述中，術語“預設”表示當參數用於處理或演算法時，參數的數值是預先確定的。根據實施例，可以在開始處理或演算法時或者在執行處理或演算法時設定參數的數值。
諸如“第一”和“第二”的術語用於區分各個元件，但不受元件限制。例如，第一元件可以被稱為第二元件，反之亦然。
當一個元件被稱為“耦接”或“連接”到另一元件時，應當理解，這些元件可以直接彼此耦接或連接，或者透過置於其間的其他元件彼此耦接或連接。相反，當一個元件被稱為“直接耦接”或“直接連接”到另一元件時，應當理解，這些元件彼此直接耦接或連接而沒有其他元件置於其間。
“邏輯高位準”和“邏輯低位準”用於描述信號的邏輯位準。具有“邏輯高位準”的信號區別於具有“邏輯低位準”的信號。例如，當具有第一電壓的信號對應於具有“邏輯高位準”的信號時，具有第二電壓的信號可以對應於具有“邏輯低位準”的信號。根據實施例，“邏輯高位準”可以被設定為高於“邏輯低位準”的電壓。根據實施例，信號的邏輯位準可以被設定為不同的邏輯位準或相反的邏輯位準。例如，在一些實施例中，具有邏輯高位準的信號可以被設定為具有邏輯低位準，並且在一些實施例中，具有邏輯低位準的信號可以被設定為具有邏輯高位準。
下面將透過實施例更詳細地描述本揭露。實施例僅用於例示本揭露，並且本揭露的範圍不受實施例的限制。
本揭露的實施例提供了一種半導體系統，其用於透過在預位準間隔期間產生具有設定位準的寫入時脈並且然後在切換間隔期間產生週期性切換的寫入時脈來鎖存和儲存資料。
根據本揭露，可以透過在預位準間隔期間基於關於通道特性的資訊產生具有設定位準的寫入時脈，然後在切換間隔期間產生週期性切換的寫入時脈來減少通道的符號間干擾（ISI）現象。
此外，根據本揭露，可以透過在預位準間隔期間基於關於通道特性的資訊產生具有設定位準的寫入時脈，然後在切換間隔期間產生週期性切換的寫入時脈來穩定地產生寫入時脈。
此外，根據本揭露，可以透過在執行預位準調整操作之後與穩定地切換的寫入時脈同步地輸入和輸出資料來執行穩定的資料輸入和輸出操作。
如圖1所示，根據本揭露的實施例的半導體系統1可以包括控制器10和半導體裝置20。控制器10和半導體裝置20可以透過通道CH1連接。
通道CH1可以包括連接到控制器10的第一焊盤11、第二焊盤12、第三焊盤13、第四焊盤14和第五焊盤15。通道CH1可以包括連接到半導體裝置20的第六焊盤21、第七焊盤22、第八焊盤23、第九焊盤24和第十焊盤25。通道CH1可以包括連接在第一焊盤11和第六焊盤21之間的第一傳輸線L11、連接在第二焊盤12和第七焊盤22之間的第二傳輸線L12、連接在第三焊盤13和第八焊盤23之間的第三傳輸線L13、連接在第四焊盤14和第九焊盤24之間的第四傳輸線L14、以及連接在第五焊盤15和第十焊盤25之間的第五傳輸線L15。
控制器10可以透過第一傳輸線L11將命令位址CA輸出到半導體裝置20。控制器10可以透過第二傳輸線L12將時脈CLK輸出到半導體裝置20。控制器10可以透過第三傳輸線L13將寫入時脈WCK輸出到半導體裝置20。控制器10可以透過第四傳輸線L14將反相寫入時脈WCKB輸出到半導體裝置20。控制器10可以透過第五傳輸線L15將資料DATA輸出到半導體裝置20。命令位址CA可以被設定為包括用於控制半導體裝置20的操作的命令和位址的多個位元。時脈CLK可以被設定為週期性切換的信號，以便同步控制器10和半導體裝置20。寫入時脈WCK和反相寫入時脈WCKB均可以被設定為週期性切換的信號，以便鎖存資料DATA。資料DATA可以被設定為包括多個位元的普通資料。
控制器10可以包括寫入時脈控制電路（WCK CTR）120和寫入時脈產生電路（WCK GEN）130。
寫入時脈控制電路120可以產生在預位準間隔期間產生的致能信號（圖2中的PREN）。寫入時脈控制電路120可以在預位準間隔和切換間隔期間產生預寫入時脈（圖2中的PWCK）和預反相寫入時脈（圖2中的PWCKB）。寫入時脈控制電路120可以產生包括關於通道CH1特性的資訊的第一至第四代碼信號（圖2中的CODE＜1:4＞）。關於通道CH1特性的資訊可以包括：通道CH1中包括的第一至第十焊盤11至15和21至25以及第一至第五傳輸線L11至L15的製程、電壓和溫度（PVT）變化以及傳輸速率。傳輸速率可以指在第一至第十焊盤11至15和21至25以及第一至第五傳輸線L11至L15中輸入和輸出的信號的傳輸速率。
在預位準間隔期間，寫入時脈產生電路130可以回應於致能信號（圖2中的PREN）和第一至第四代碼信號（圖2中的CODE＜1:4＞）透過通道CH1輸出具有第一設定位準的寫入時脈WCK和具有第二設定位準的反相寫入時脈WCKB。透過通道CH1，寫入時脈產生電路130可以輸出在切換間隔期間週期性切換的寫入時脈WCK和反相寫入時脈WCKB。第一設定位準可以被設定為比接地電壓（圖3中的VSS）的電壓位準高的電壓位準。第二設定位準可以被設定為比源電壓（圖3中的VDD）的電壓位準低的電壓位準。寫入時脈WCK和反相寫入時脈WCKB可以被產生為在切換間隔期間具有相反的相位。
在預位準間隔期間，控制器10可以回應於包括關於通道CH1特性的資訊的第一至第四代碼信號（圖2中的CODE＜1:4＞）向半導體裝置20輸出具有第一設定位準的寫入時脈WCK和具有第二設定位準的反相寫入時脈WCKB。在切換間隔期間，控制器30可以回應於包括關於通道CH1特性的資訊的第一至第四代碼信號（圖2中的CODE＜1:4＞）將週期性切換的寫入時脈WCK和反相寫入時脈WCKB輸出到半導體裝置20。
半導體裝置20可以包括寫入時脈緩衝電路（WCK BUF）330。
寫入時脈緩衝電路330可以接收寫入時脈WCK和反相寫入時脈WCKB。寫入時脈緩衝電路330可以透過緩衝寫入時脈WCK和反相寫入時脈WCKB將在切換間隔期間輸入的寫入時脈WCK和反相寫入時脈WCKB傳輸到用於鎖存資料DATA的電路。
半導體裝置20可以基於與時脈CLK同步輸入的命令位址CA來執行寫入操作。在寫入操作中的切換間隔期間，半導體裝置20可以與寫入時脈WCK和反相寫入時脈WCKB同步地鎖存資料DATA。半導體裝置20可以儲存在寫入操作中已被鎖存的資料DATA。
圖2是示出根據半導體系統1中包括的控制器10的實施例的構造的方塊圖。控制器10可以包括操作控制電路（OP CTR）110、寫入時脈控制電路（WCK CTR）120、寫入時脈產生電路130和資料產生電路（DATA GEN）140。
操作控制電路110可以連接到第一焊盤11和第二焊盤12。操作控制電路110可以透過第一焊盤11輸出用於執行寫入操作的第一至第L命令位址CA＜1:L＞。操作控制電路110可以透過第二焊盤12輸出週期性切換的時脈CLK。第一至第L命令位址CA＜1:L＞可以包括“L”個位元。第一至第L命令位址CA＜1:L＞的位元的數量“L”可以被設定為正整數。
在預位準間隔期間，寫入時脈控制電路120可以產生具有邏輯高位準的致能信號PREN。在預位準間隔期間，寫入時脈控制電路120可以產生具有接地電壓（圖3中的VSS）的電壓位準的預寫入時脈PWCK和具有源電壓（圖3中的VDD）的電壓位準的預反相寫入時脈PWCKB。在切換間隔期間，寫入時脈控制電路120可以產生週期性切換的預寫入時脈PWCK和預反相寫入時脈PWCKB。在切換間隔期間，預寫入時脈PWCK和預反相寫入時脈PWCKB可以在源電壓（圖3中的VDD）和接地電壓（圖3中的VSS）之間的電壓位準切換。寫入時脈控制電路120可以產生包括關於通道CH1特性的資訊的第一至第四代碼信號CODE＜1:4＞。關於通道CH1特性的資訊可以包括通道CH1中所包括的第一至第十焊盤11至15和21至25以及第一至第五傳輸線L11至L15的PVT變化和傳輸速率。
寫入時脈產生電路130可以包括位準驅動電路（LEV DRV）131和傳輸電路（TX）132。
位準驅動電路131可以連接到第三焊盤13和第四焊盤14。位準驅動電路131可以在預位準間隔期間回應於致能信號PREN來驅動第三焊盤13。位準驅動電路131可以在預位準間隔期間回應於致能信號PREN來驅動第四焊盤14。參照圖3具體描述位準驅動電路131的用於驅動第三焊盤13和第四焊盤14的驅動電力。
傳輸電路132可以連接到第三焊盤13和第四焊盤14。在預位準間隔期間，傳輸電路132可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞來驅動第三焊盤13。在預位準間隔期間，傳輸電路132可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞來驅動第四焊盤14。在切換間隔期間，傳輸電路132可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞來驅動第三焊盤13。在切換間隔期間，傳輸電路132可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞來驅動第四焊盤14。參照圖4具體描述用於驅動第三焊盤13和第四焊盤14的傳輸電路132的驅動電力。
寫入時脈產生電路130可以連接到第三焊盤13和第四焊盤14。在預位準間隔期間，寫入時脈產生電路130可以基於致能信號PREN、預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞透過第三焊盤13輸出具有第一設定位準的寫入時脈WCK。在預位準間隔期間，寫入時脈產生電路130可以基於致能信號PREN、預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞透過第四焊盤14輸出具有第二設定位準的反相寫入時脈WCKB。在切換間隔期間，寫入時脈產生電路130可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞透過第三焊盤13輸出週期性切換的寫入時脈WCK。在切換間隔期間，寫入時脈產生電路130可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞透過第四焊盤14輸出週期性切換的反相寫入時脈WCKB。
圖3是示出根據寫入時脈產生電路130中所包括的位準驅動電路131的實施例的構造的電路圖。位準驅動電路131可以包括第一驅動電路210和第二驅動電路220。
第一驅動電路210可以連接到第三焊盤13。第一驅動電路210可以透過連接在源電壓VDD與節點nd210之間的NMOS電晶體210_1和連接在節點nd210與接地電壓VSS之間的NMOS電晶體210_2來實現。節點nd210可以連接到第三焊盤13。當產生具有邏輯高位準的致能信號PREN時，NMOS電晶體210_1可以導通，並且可以透過從源電壓VDD接收電荷到節點nd210而使用第一上拉驅動電力驅動第三焊盤13。NMOS電晶體210_2可以透過接地電壓VSS截止。
第二驅動電路220可以連接到第四焊盤14。第二驅動電路220可以透過連接在源電壓VDD與節點nd220之間的NMOS電晶體220_1和連接在節點nd220與接地電壓VSS之間的NMOS電晶體220_2來實現。節點nd220可以連接到第四焊盤14。NMOS電晶體220_1可以透過接地電壓VSS截止。當產生具有邏輯高位準的致能信號PREN時，NMOS電晶體220_2可以導通，並且可以透過將節點nd210的電荷放電到接地電壓VSS而使用第一下拉驅動電力來驅動第四焊盤14。
圖4是示出根據寫入時脈產生電路130中包括的傳輸電路132的實施例的構造的電路圖。傳輸電路132可以包括寫入時脈驅動電路230和反相寫入時脈驅動電路240。
寫入時脈驅動電路230可以連接到第三焊盤13。寫入時脈驅動電路230可以包括第一驅動器231、第二驅動器232、第三驅動器233和第四驅動器234。
第一驅動器231可以使用串聯連接在源電壓VDD和節點nd230之間的NMOS電晶體231_1和NMOS電晶體231_2以及串聯連接在節點nd230和接地電壓VSS之間的NMOS電晶體231_3和NMOS電晶體231_4來實現。節點nd230可以連接到第三焊盤13。當產生具有邏輯高位準的第一代碼信號CODE＜1＞時，NMOS電晶體231_1可以導通。當產生具有邏輯高位準的預寫入時脈PWCK時，NMOS電晶體231_2可以導通。當NMOS電晶體231_1和NMOS電晶體231_2導通時，第一驅動器231可以透過往節點nd230從源電壓VDD接收電荷而使用第二上拉驅動電力來驅動第三焊盤13。當產生具有邏輯高位準的第一代碼信號CODE＜1＞時，NMOS電晶體231_3可以導通。當產生具有邏輯高位準的預反相寫入時脈PWCKB時，NMOS電晶體231_4可以導通。當NMOS電晶體231_3和NMOS電晶體231_4導通時，第一驅動器231可以透過將節點nd230的電荷放電到接地電壓VSS而使用第二下拉驅動電力來驅動第三焊盤13。
第二驅動器232可以使用串聯連接在源電壓VDD和節點nd230之間的NMOS電晶體232_1和NMOS電晶體232_2以及串聯連接在節點nd230和接地電壓VSS之間的NMOS電晶體232_3和NMOS電晶體232_4來實現。當產生具有邏輯高位準的第二代碼信號CODE＜2＞時，NMOS電晶體232_1可以導通。當產生具有邏輯高位準的預寫入時脈PWCK時，NMOS電晶體232_2可以導通。當NMOS電晶體232_1和NMOS電晶體232_2導通時，NMOS電晶體232_1和NMOS電晶體232_2可以透過往節點nd230從源電壓VDD接收電荷而使用第三上拉驅動電力驅動第三焊盤13。當產生具有邏輯高位準的第二代碼信號CODE＜2＞時，NMOS電晶體232_3可以導通。當產生具有邏輯高位準的預反相寫入時脈PWCKB時，NMOS電晶體232_4可以導通。當NMOS電晶體232_3和NMOS電晶體232_4導通時，NMOS電晶體232_3和NMOS電晶體232_4可以透過將節點nd230的電荷放電至接地電壓VSS而使用第三下拉驅動電力來驅動第三焊盤13。
第三驅動器233可以使用串聯連接在源電壓VDD和節點nd230之間的NMOS電晶體233_1和NMOS電晶體233_2以及串聯連接在節點nd230和接地電壓VSS之間的NMOS電晶體233_3和NMOS電晶體233_4來實現。當產生具有邏輯高位準的第三代碼信號CODE＜3＞時，NMOS電晶體233_1可以導通。當產生具有邏輯高位準的預寫入時脈PWCK時，NMOS電晶體233_2可以導通。當NMOS電晶體233_1和NMOS電晶體233_2導通時，NMOS電晶體233_1和NMOS電晶體233_2可以透過往節點nd230從源電壓VDD接收電荷而使用第四上拉驅動電力驅動第三焊盤13。當產生具有邏輯高位準的第三代碼信號CODE＜3＞時，NMOS電晶體233_3可以導通。當產生具有邏輯高位準的預反相寫入時脈PWCKB時，NMOS電晶體233_4可以導通。當NMOS電晶體233_3和NMOS電晶體233_4導通時，NMOS電晶體233_3和NMOS電晶體233_4可以透過將節點nd230的電荷放電到接地電壓VSS而使用第四下拉驅動電力來驅動第三焊盤13。
第四驅動器234可以使用串聯連接在源電壓VDD和節點nd230之間的NMOS電晶體234_1和NMOS電晶體234_2以及串聯連接在節點nd230和接地電壓VSS之間的NMOS電晶體234_3和NMOS電晶體234_4來實現。當產生具有邏輯高位準的第四代碼信號CODE＜4＞時，NMOS電晶體234_1可以導通。當產生具有邏輯高位準的預寫入時脈PWCK時，NMOS電晶體234_2可以導通。當NMOS電晶體234_1和NMOS電晶體234_2導通時，NMOS電晶體234_1和NMOS電晶體234_2可以透過往節點nd230從源電壓VDD接收電荷而使用第五上拉驅動電力驅動第三焊盤13。當產生具有邏輯高位準的第四代碼信號CODE＜4＞時，NMOS電晶體234_3可以導通。當產生具有邏輯高位準的預反相寫入時脈PWCKB時，NMOS電晶體234_4可以導通。當NMOS電晶體234_3和NMOS電晶體234_4導通時，NMOS電晶體234_3和NMOS電晶體234_4可以透過將節點nd230的電荷放電到接地電壓VSS而使用第五下拉驅動電力來驅動第三焊盤13。
反相寫入時脈驅動電路240可以連接到第四焊盤14。反相寫入時脈驅動電路240可以包括第五驅動器241、第六驅動器242、第七驅動器243和第八驅動器244。
第五驅動器241可以使用串聯連接在源電壓VDD和節點nd240之間的NMOS電晶體241_1和NMOS電晶體241_2以及串聯連接在節點nd240和接地電壓VSS之間的NMOS電晶體241_3和NMOS電晶體241_4來實現。節點nd240可以連接到第四焊盤14。當產生具有邏輯高位準的第一代碼信號CODE＜1＞時，NMOS電晶體241_1可以導通。當產生具有邏輯高位準的預反相寫入時脈PWCKB時，NMOS電晶體241_2可以導通。當NMOS電晶體241_1和NMOS電晶體241_2導通時，NMOS電晶體241_1和NMOS電晶體241_2可以透過往節點nd240從源電壓VDD接收電荷而使用第六上拉驅動電力驅動第四焊盤14。當產生具有邏輯高位準的第一代碼信號CODE＜1＞時，NMOS電晶體241_3可以導通。當產生具有邏輯高位準的預寫入時脈PWCK時，NMOS電晶體241_4可以導通。當NMOS電晶體241_3和NMOS電晶體241_4導通時，NMOS電晶體241_3和NMOS電晶體241_4可以透過將節點nd240的電荷放電到接地電壓VSS而使用第六下拉驅動電力來驅動第四焊盤14。
第六驅動器242可以使用串聯連接在源電壓VDD和節點nd240之間的NMOS電晶體242_1和NMOS電晶體242_2以及串聯連接在節點nd240和接地電壓VSS之間的NMOS電晶體242_3和NMOS電晶體242_4來實現。當產生具有邏輯高位準的第二代碼信號CODE＜2＞時，NMOS電晶體242_1可以導通。當產生具有邏輯高位準的預反相寫入時脈PWCKB時，NMOS電晶體242_2可以導通。當NMOS電晶體242_1和NMOS電晶體242_2導通時，NMOS電晶體242_1和NMOS電晶體242_2可以透過往節點nd240從源電壓VDD接收電荷而使用第七上拉驅動電力驅動第四焊盤14。當產生具有邏輯高位準的第二代碼信號CODE＜2＞時，NMOS電晶體242_3可以導通。當產生具有邏輯高位準的預寫入時脈PWCK時，NMOS電晶體242_4可以導通。當NMOS電晶體242_3和NMOS電晶體242_4導通時，NMOS電晶體242_3和NMOS電晶體242_4可以透過將節點nd240的電荷放電到接地電壓VSS而使用第七下拉驅動電力來驅動第四焊盤14。
第七驅動器243可以使用串聯連接在源電壓VDD和節點nd240之間的NMOS電晶體243_1和NMOS電晶體243_2以及串聯連接在節點nd240和接地電壓VSS之間的NMOS電晶體243_3和NMOS電晶體243_4來實現。當產生具有邏輯高位準的第三代碼信號CODE＜3＞時，NMOS電晶體243_1可以導通。當產生具有邏輯高位準的預反相寫入時脈PWCKB時，NMOS電晶體243_2可以導通。當NMOS電晶體243_1和NMOS電晶體243_2導通時，NMOS電晶體243_1和NMOS電晶體243_2可以透過往節點nd240從源電壓VDD接收電荷而使用第八上拉驅動電力驅動第四焊盤14。當產生具有邏輯高位準的第三代碼信號CODE＜3＞時，NMOS電晶體243_3可以導通。當產生具有邏輯高位準的預寫入時脈PWCK時，NMOS電晶體243_4可以導通。當NMOS電晶體243_3和NMOS電晶體243_4導通時，NMOS電晶體243_3和NMOS電晶體243_4可以透過將節點nd240的電荷放電到接地電壓VSS而使用第八下拉驅動電力來驅動第四焊盤14。
第八驅動器244可以使用串聯連接在源電壓VDD和節點nd240之間的NMOS電晶體244_1和NMOS電晶體244_2以及串聯連接在節點nd240和接地電壓VSS之間的NMOS電晶體244_3和NMOS電晶體244_4來實現。當產生具有邏輯高位準的第四代碼信號CODE＜4＞時，NMOS電晶體244_1可以導通。當產生具有邏輯高位準的預反相寫入時脈PWCKB時，NMOS電晶體244_2可以導通。當NMOS電晶體244_1和NMOS電晶體244_2導通時，NMOS電晶體244_1和NMOS電晶體244_2可以透過往節點nd240從源電壓VDD接收電荷而使用第九上拉驅動電力驅動第四焊盤14。當產生具有邏輯高位準的第四代碼信號CODE＜4＞時，NMOS電晶體244_3可以導通。當產生具有邏輯高位準的預寫入時脈PWCK時，NMOS電晶體244_4可以導通。當NMOS電晶體244_3和NMOS電晶體244_4導通時，NMOS電晶體244_3和NMOS電晶體244_4可以透過將節點nd240的電荷放電至接地電壓VSS而使用第九下拉驅動電力來驅動第四焊盤14。
圖3和圖4所示的位準驅動電路131和傳輸電路132已被實現為單獨的電路。然而，在本揭露的另一實施例中，位準驅動電路131可以被實現為包括在傳輸電路132中。例如，位準驅動電路131可以被實現為使得當包括在第一至第四驅動器231至234中且串聯連接在節點nd230和接地電壓VSS之間的NMOS電晶體使用下拉驅動電力驅動第三焊盤13時，串聯連接在源電壓VDD和節點nd230之間的任何一個NMOS電晶體可以導通，以使用上拉驅動電力來驅動第三焊盤13。此外，位準驅動電路131可以被實現為使得當包括在第五至第八驅動器241至244中且串聯連接在源電壓VDD和節點nd240之間的NMOS電晶體使用上拉驅動電力驅動第四焊盤14時，串聯連接在節點nd240和接地電壓VSS之間的任何一個NMOS電晶體可以導通，以使用下拉驅動電力驅動第四焊盤14。
圖5是示出根據半導體系統1中包括的半導體裝置20的實施例的構造的方塊圖。半導體裝置20可以包括命令產生電路（CMD GEN）310、位址產生電路（ADD GEN）320、寫入時脈緩衝電路（WCK BUF）330、分頻電路（DIV CT）340、資料處理電路（DATA PC）350和核心電路（CORE）360。
命令產生電路310可以連接到第六焊盤21和第七焊盤22。命令產生電路310可以基於與透過第七焊盤22輸入的時脈CLK同步地透過第六焊盤21輸入的第一至第L命令位址CA＜1:L＞來產生內部命令ICMD。當與時脈CLK同步輸入的第一至第L命令位址CA＜1:L＞具有用於執行寫入操作的邏輯位準組合時，命令產生電路310可以產生內部命令ICMD。命令產生電路310已被實現為產生用於執行寫入操作的內部命令ICMD，但是根據實施例可以被實現為產生用於執行各種操作的多個內部命令。
位址產生電路320可以連接到第六焊盤21和第七焊盤22。位址產生電路320可以基於與透過第七焊盤22輸入的時脈CLK同步地透過第六焊盤21輸入的第一至第L命令位址CA＜1:L＞來產生第一至第M內部位址IADD＜1:M＞。位址產生電路320可以透過對與時脈CLK同步輸入的第一至第L命令位址CA＜1:L＞進行解碼來產生選擇性地致能的第一至第M內部位址IADD＜1: M＞。第一至第M內部位址IADD＜1:M＞可以包括“M”個位元。數量“M”可以被設定為正整數。
寫入時脈緩衝電路330可以連接到第八焊盤23和第九焊盤24。在切換間隔期間，寫入時脈緩衝電路330可以透過緩衝經由第八焊盤23輸入的寫入時脈WCK來產生輸入寫入時脈I_WCK。在切換間隔期間，寫入時脈緩衝電路330可以透過緩衝經由第九焊盤24輸入的反相寫入時脈WCKB來產生反相輸入寫入時脈I_WCKB。
分頻電路340可以透過對輸入寫入時脈I_WCK和反相輸入寫入時脈I_WCKB進行分頻來產生第一內部時脈ICLK、第二內部時脈QCLK、第三內部時脈IBCLK和第四內部時脈QBCLK。分頻電路340可以產生均具有輸入寫入時脈I_WCK和反相輸入寫入時脈I_WCKB中的每一個的頻率的一半（1/2），並且是依序產生的第一內部時脈ICLK、第二內部時脈QCLK、第三內部時脈IBCLK和第四內部時脈QBCLK。第一內部時脈ICLK、第二內部時脈QCLK、第三內部時脈IBCLK和第四內部時脈QBCLK可以被產生為具有不同的相位。
資料處理電路350可以連接到第十焊盤25。資料處理電路350可以基於與第一內部時脈ICLK、第二內部時脈QCLK、第三內部時脈IBCLK和第四內部時脈QBCLK同步地透過第十焊盤25輸入的第一至第N資料DATA＜1:N＞產生第一至第N內部資料ID＜1:N＞。資料處理電路350可以透過鎖存並排列與第一內部時脈ICLK、第二內部時脈QCLK、第三內部時脈IBCLK和第四內部時脈QBCLK同步地串列輸入的第一至第N資料DATA＜1:N＞的位元來並行地產生第一至第N內部資料ID＜1:N＞。例如，資料處理電路350可以鎖存在第一內部時脈ICLK的上升沿輸入的第一資料DATA＜1＞，鎖存在第二內部時脈QCLK的上升沿輸入的第二資料DATA＜2＞，鎖存在第三內部時脈IBCLK的上升沿輸入的第三資料DATA＜3＞，並且鎖存在第四內部時脈QBCLK的上升沿輸入的第四資料DATA＜4＞。資料處理電路350可以透過排列已被鎖存的第一至第四資料DATA＜1:4＞來同時並行地產生第一至第四內部資料ID＜1:4＞。
核心電路360可以被實現為包括多個記憶體單元（未示出）的公共記憶體電路。核心電路360可以將第一至第N內部資料ID＜1:N＞儲存在基於內部命令ICMD和第一至第M內部位址IADD＜1:M＞從多個記憶體單元（未示出）中選擇出的記憶體單元（未示出）中。核心電路360已經被實現為執行寫入操作，但是根據實施例可以被實現為執行啟動操作、讀取操作、預充電操作或刷新操作。
如下參照圖6描述由根據各種實施例的半導體系統產生寫入時脈和反相寫入時脈的操作。
首先，如下描述由半導體系統產生寫入時脈WCK和反相寫入時脈WCKB的正常操作（Normal）。
在第一間隔Pl中，半導體系統的控制器可以透過將寫入時脈WCK的電壓位準固定為源電壓VDD的電壓位準來輸出寫入時脈WCK，並且可以透過將反相寫入時脈WCKB的電壓位準固定為接地電壓VSS的電壓位準來輸出反相寫入時脈WCKB。第一間隔P1可以被設定為在控制器輸出用於執行寫入操作的資料之前的間隔。
在第二間隔P2中，半導體系統的控制器可以輸出在源電壓VDD的電壓位準和接地電壓VSS的電壓位準之間週期性切換的寫入時脈WCK和反相寫入時脈WCKB。在第二間隔P2中，與週期性切換的寫入時脈WCK和反相寫入時脈WCKB同步，半導體系統的半導體裝置可以鎖存、排列和儲存由控制器輸出的資料。第二間隔P2可以被設定為儲存由控制器輸出的資料的寫入操作間隔。
當半導體系統執行產生寫入時脈的正常操作時，在鎖存資料時可能發生故障，因為由於在第二間隔P2的起點處的通道的反射和失真，可能在通道中發生符號間干擾（ISI）。
如下描述由半導體系統產生寫入時脈WCK和反相寫入時脈WCKB的頻率調整操作（Half-Rate）。
在第一間隔P1中，半導體系統的控制器可以輸出寫入時脈WCK和反相寫入時脈WCKB，每個的頻率是寫入時脈WCK和反相寫入時脈WCKB中的每一個在第二間隔P2期間切換的頻率的1/2（半速率）。第一間隔P1可以被設定為在控制器輸出用於執行寫入操作的資料之前的間隔。
在第二間隔P2中，半導體系統的控制器可以輸出在源電壓VDD的電壓位準和接地電壓VSS的電壓位準之間週期性切換的寫入時脈WCK和反相寫入時脈WCKB。在第二間隔P2中，半導體系統的半導體裝置可以與週期性切換的寫入時脈WCK和反相寫入時脈WCKB同步地鎖存、排列和儲存由控制器輸出的資料。第二間隔P2可以被設定為儲存由控制器輸出的資料的寫入操作間隔。
當半導體系統執行產生寫入時脈WCK和反相寫入時脈WCKB的頻率調整操作（Half-Rate）時，與正常操作（Normal）相比，通道的ISI現象可以減少，但是在鎖存資料時仍可能發生故障，因為在第二間隔P2的起點處由於通道的反射和失真在通道中仍然出現ISI現象。
根據本揭露的實施例，由半導體系統1產生寫入時脈WCK和反相寫入時脈WCKB的預位準調整操作（Pre-Level）如下所述。
在第一間隔Pl中，透過結合入通道的特性，半導體系統的控制器可以產生並輸出具有被設定在比接地電壓VSS的電壓位準高△（+△）的第一位準的電壓位準的寫入時脈WCK，並且可以產生並輸出具有被設定在比源電壓VDD的電壓位準低△（-△）的第二位準的電壓位準的反相寫入時脈WCKB。第一間隔P1可以被設定為在控制器輸出用於執行寫入操作的資料之前的間隔。在第一間隔P1中，產生具有第一設定位準的寫入時脈WCK和具有第二設定位準的反相寫入時脈WCKB的間隔可以被設定為預位準間隔。在這種情況下，寫入時脈WCK的第一設定位準的電壓位準和反相寫入時脈WCKB的第二設定位準的電壓位準可以根據實施例被設定為具有各種電壓位準。此外，變高（+△）的電壓位準和變低（-△）的電壓位準可以具有不同的電壓位準。例如，當變高（+△）的電壓位準是+20 mV時，變低（-△）的電壓位準可以是-10 mV。
在預位準調整操作中，半導體系統的控制器已被實現為產生並輸出具有比接地電壓VSS的電壓位準高（+△）的第一設定位準的電壓位準的寫入時脈WCK，並且產生並輸出具有比源電壓VDD的電壓位準低（-△）的第二設定位準的電壓位準的反相寫入時脈WCKB。然而，根據實施例，半導體系統的控制器可以被實現為產生並輸出具有比源電壓VDD的電壓位準低（-△）的第一設定位準的電壓位準的寫入時脈WCK，並且產生並輸出具有比接地電壓VSS的電壓位準高（+△）的第二設定位準的電壓位準的反相寫入時脈WCKB。此外，在預位準調整操作中，半導體系統的控制器可以被實現為產生具有與接地電壓VSS的電壓位準接近的第一設定位準的電壓位準的寫入時脈WCK，並且產生具有與源電壓VDD的電壓位準接近的第二設定位準的電壓位準的反相寫入時脈WCKB。
在第二間隔P2中，半導體系統的控制器可以輸出在源電壓VDD的電壓位準與接地電壓VSS的電壓位準之間週期性切換的寫入時脈WCK和反相寫入時脈WCKB。在第二間隔P2中，半導體系統的半導體裝置可以與週期性切換的寫入時脈WCK和反相寫入時脈WCKB同步地鎖存、排列和儲存由控制器輸出的資料。第二間隔P2可以被設定為儲存由控制器輸出的資料的寫入操作間隔。第二間隔P2可以被設定為其中寫入時脈WCK和反相寫入時脈WCKB週期性切換的切換間隔。
當半導體系統1執行產生寫入時脈的預位準調整操作時，可以減少通道的ISI現象，因為防止了通道在第二間隔P2的起點處的反射和失真。
根據本揭露的實施例的半導體系統1已經被實現為對寫入時脈WCK執行預位準調整操作，但是根據實施例可以被實現為對用於同步控制器10和半導體裝置20的時脈信號CLK執行預位準調整操作。
透過在預位準間隔期間產生均具有基於關於通道特性的資訊的設定位準的寫入時脈WCK和反相寫入時脈WCKB，然後在切換間隔期間產生週期性切換的寫入時脈WCK和反相寫入時脈WCKB，根據本揭露的實施例的半導體系統1可以減少通道的ISI現象並且可以穩定地產生寫入時脈WCK和反相寫入時脈WCKB。在執行預位準調整操作之後，半導體系統1可以透過與穩定地切換的寫入時脈WCK和反相寫入時脈WCKB同步地輸入和輸出資料DATA來執行穩定的資料輸入和輸出操作。
圖7是示出根據本揭露的另一實施例的半導體系統2的構造的方塊圖。如圖7所示，根據本揭露的另一實施例的半導體系統2可以包括控制器30和半導體裝置40。控制器30和半導體裝置40可以透過通道CH2連接。
通道CH2可以包括連接到控制器30的第一焊盤31、第二焊盤32、第三焊盤33、第四焊盤34、第五焊盤35和第六焊盤36。通道CH2可以通道CH2包括連接到半導體裝置40的第七焊盤41、第八焊盤42、第九焊盤43、第十焊盤44、第十一焊盤45和第十二焊盤46。通道CH2可以包括連接在第一焊盤31和第七焊盤41之間的第一傳輸線L31、連接在第二焊盤32和第八焊盤42之間的第二傳輸線L32、連接在第三焊盤33和第九焊盤43之間的第三傳輸線L33、連接在第四焊盤34和第十焊盤44之間的第四傳輸線L34、連接在第五焊盤35和第十一焊盤45之間的第五傳輸線L35、以及連接在第六焊盤36和第十二焊盤46之間的第六傳輸線L36。
控制器30可以透過第一傳輸線L31將命令位址CA輸出到半導體裝置40。控制器30可以透過第二傳輸線L32將時脈CLK輸出到半導體裝置40。控制器30可以透過第三傳輸線L33將寫入時脈WCK輸出到半導體裝置40。控制器30可以透過第四傳輸線L34將反相寫入時脈WCKB輸出到半導體裝置40。控制器30可以透過第五傳輸線L35將資料DATA輸出到半導體裝置40。控制器30可以透過第六傳輸線L36從半導體裝置40接收代碼信號CODE。
命令位址CA可以被設定為包括用於控制半導體裝置40的操作的命令和位址的多個位元。時脈CLK可以被設定為週期性切換的信號，以便使控制器30和半導體裝置40同步。寫入時脈WCK和反相寫入時脈WCKB均可以被設定為週期性切換的信號以便鎖存資料DATA。資料DATA可以被設定為包括多個位元的普通資料。透過檢測寫入時脈WCK和反相寫入時脈WCKB中的每一個的切換次數，可以將代碼信號CODE設定為包括關於通道CH2特性的資訊的信號。
控制器30可以包括寫入時脈產生電路（WCK GEN）430。
在預位準間隔期間，寫入時脈產生電路430可以回應於致能信號（圖8中的PREN）和代碼信號CODE，透過通道CH2輸出具有第一設定位準的寫入時脈WCK和具有第二設定位準的反相寫入時脈WCKB。在切換間隔期間，寫入時脈產生電路430可以透過通道CH2輸出週期性切換的寫入時脈WCK和反相寫入時脈WCKB。第一設定位準可以被設定為比接地電壓（圖3中的VSS）的電壓位準高的電壓位準。第二設定位準可以被設定為比源電壓（圖3中的VDD）的電壓位準低的電壓位準。寫入時脈WCK和反相寫入時脈WCKB可以被產生為在切換間隔期間具有相反的相位。
在預位準間隔期間，控制器30可以回應於包括關於通道CH2特性的資訊的代碼信號CODE，向半導體裝置40輸出具有第一設定位準的寫入時脈WCK和具有第二設定位準的反相寫入時脈WCKB。在切換間隔期間，控制器30可以回應於包括關於通道CH2特性的資訊的代碼信號CODE，向半導體裝置40輸出週期性切換的寫入時脈WCK和反相寫入時脈WCKB。
半導體裝置40可以包括寫入時脈緩衝電路（WCK BUF）530和檢測電路（ISI DET）540。
寫入時脈緩衝電路530可以接收寫入時脈WCK和反相寫入時脈WCKB。寫入時脈緩衝電路530可以透過緩衝寫入時脈WCK和反相寫入時脈WCKB，將在切換間隔期間輸入的寫入時脈WCK和反相寫入時脈WCKB傳輸到用於鎖存資料DATA的電路。
檢測電路540可以透過檢測在切換間隔期間輸入的寫入時脈WCK和反相寫入時脈WCKB中的每一個的切換次數來產生代碼信號CODE，並且可以透過通道CH2輸出代碼信號CODE。
半導體裝置40可以基於與時脈CLK同步輸入的命令位址CA來執行寫入操作。在寫入操作中的切換間隔期間，半導體裝置40可以與寫入時脈WCK和反相寫入時脈WCKB同步地鎖存資料DATA。半導體裝置40可以儲存已在寫入操作中鎖存的資料DATA。半導體裝置40可以透過檢測在切換間隔期間已輸入的寫入時脈WCK和反相寫入時脈WCKB中的每一個的切換次數來向控制器30輸出包括關於通道CH2特性的資訊的代碼信號CODE。
圖8是示出根據半導體系統2中包括的控制器30的實施例的構造的方塊圖。控制器30可以包括操作控制電路（OP CTR）410、寫入時脈控制電路（WCK CTR）420、寫入時脈產生電路430和資料產生電路（DATA GEN）440。
操作控制電路410可以連接到第一焊盤31和第二焊盤32。操作控制電路410可以透過第一焊盤31輸出用於執行寫入操作的第一至第L命令位址CA＜1:L＞。操作控制電路410可以透過第二焊盤32輸出週期性切換的時脈CLK。第一至第L命令位址CA＜1:L＞可以包括“L”個位元。第一至第L命令位址CA＜1:L＞的位元的數量“L”可以被設定為正整數。
在預位準間隔期間，寫入時脈控制電路420可以產生具有邏輯高位準的致能信號PREN。在預位準間隔期間，寫入時脈控制電路420可以產生具有接地電壓（圖3中的VSS）的電壓位準的預寫入時脈PWCK和具有源電壓（圖3中的VDD）的電壓位準的預反相寫入時脈PWCKB。在切換間隔期間，寫入時脈控制電路420可以產生週期性切換的預寫入時脈PWCK和預反相寫入時脈PWCKB。在切換間隔期間，預寫入時脈PWCK和預反相寫入時脈PWCKB可以在源電壓（圖3中的VDD）和接地電壓（圖3中的VSS）之間的電壓位準切換。
寫入時脈產生電路430可以包括位準驅動電路（LEV DRV）431和傳輸電路（TX）432。
位準驅動電路431可以連接到第三焊盤33和第四焊盤34。在預位準間隔期間，位準驅動電路431可以回應於致能信號PREN來驅動第三焊盤33。在預位準間隔期間，位準驅動電路431可以回應於致能信號PREN來驅動第四焊盤34。位準驅動電路431可以被實現為與圖3所示的位準驅動電路131相同的電路，並且可以執行與位準驅動電路131相同的操作，並且已省略了位準驅動電路431的詳細描述。
傳輸電路432可以連接到第三焊盤33、第四焊盤34和第六焊盤36。在預位準間隔期間，傳輸電路432可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及透過第六焊盤36輸入的第一至第四代碼信號CODE＜1:4＞來驅動第三焊盤33。在預位準間隔期間，傳輸電路432可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞來驅動第四焊盤34。在切換間隔期間，傳輸電路432可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞來驅動第三焊盤33。在切換間隔期間，傳輸電路432可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞來驅動第四焊盤34。傳輸電路432可以被實現為與圖4所示的傳輸電路132相同的電路，並且可以執行與傳輸電路132相同的操作，並且已省略了傳輸電路432的詳細描述。
寫入時脈產生電路430可以連接到第三焊盤33、第四焊盤34和第六焊盤36。在預位準間隔期間，寫入時脈產生電路430可以基於致能信號PREN、預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞透過第三焊盤33輸出具有第一設定位準的寫入時脈WCK。在預位準間隔期間，寫入時脈產生電路430可以基於致能信號PREN、預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞透過第四焊盤44輸出具有第二設定位準的反相寫入時脈WCKB。在切換間隔期間，寫入時脈產生電路430可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞透過第三焊盤33輸出週期性切換的寫入時脈WCK。在切換間隔期間，寫入時脈產生電路430可以基於預寫入時脈PWCK、預反相寫入時脈PWCKB以及第一至第四代碼信號CODE＜1:4＞透過第四焊盤34輸出週期性切換的反相寫入時脈WCKB。
資料產生電路440可以連接到第五焊盤35。資料產生電路440可以透過第五焊盤35輸出用於執行寫入操作的第一至第N資料DATA＜1:N＞。第一至第N資料DATA＜1:N＞可以包括“N”個位元。第一至第N資料DATA＜1:N＞的位元數“N”可以被設定為正整數。
圖9是示出根據半導體系統2中包括的半導體裝置40的實施例的構造的方塊圖。半導體裝置40可以包括命令產生電路（CMD GEN）510、位址產生電路（ADD GEN）520、寫入時脈緩衝電路（WCK BUF）530、檢測電路（ISI DET）540、分頻電路（DIV CT）550、資料處理電路（DATA PC）560和核心電路（CORE）570。
命令產生電路510可以連接到第七焊盤41和第八焊盤42。命令產生電路510可以基於與透過第八焊盤42輸入的時脈CLK同步地透過第七焊盤41輸入的第一至第L命令位址CA＜1:L＞來產生內部命令ICMD。當與時脈CLK同步輸入的第一至第L命令位址CA＜1:L＞具有用於執行寫入操作的邏輯位準組合時，命令產生電路510可以產生內部命令ICMD。命令產生電路510已被實現為產生用於執行寫入操作的內部命令ICMD，但是根據實施例可以被實現為產生用於執行各種操作的多個內部命令。
位址產生電路520可以連接到第七焊盤41和第八焊盤42。位址產生電路520可以基於與透過第八焊盤42輸入的時脈CLK同步地透過第七焊盤41輸入的第一至第L命令位址CA＜1:L＞來產生第一至第M內部位址IADD＜1:M＞。位址產生電路520可以透過對與時脈CLK同步輸入的第一至第L命令位址CA＜1:L＞進行解碼來產生選擇性地致能的第一至第M內部位址IADD＜1: M＞。第一至第M內部位址IADD＜1:M＞可以包括“M”個位元。數量“M”可以被設定為正整數。
寫入時脈緩衝電路530可以連接到第九焊盤43和第十焊盤44。在切換間隔期間，寫入時脈緩衝電路530可以透過緩衝經由第九焊盤43輸入的寫入時脈WCK來產生輸入寫入時脈I_WCK。在切換間隔期間，寫入時脈緩衝電路530可以透過緩衝經由第十焊盤44輸入的反相寫入時脈WCKB來產生反相輸入寫入時脈I_WCKB。
檢測電路540可以連接到第十二焊盤46。檢測電路540可以透過檢測在切換間隔期間已發生的輸入寫入時脈I_WCK和反相輸入寫入時脈I_WCKB中的每一個的切換次數來產生第一至第四代碼信號CODE＜1:4＞。檢測電路540可以透過檢測輸入寫入時脈I_WCK和反相輸入寫入時脈I_WCKB中的每一個的切換次數來產生包括關於通道CH2特性的資訊的第一至第四代碼信號CODE＜1:4＞。檢測電路540可以透過第十二焊盤46輸出第一至第四代碼信號CODE＜1:4＞。檢測電路540已被實現為透過檢測在切換間隔期間已發生的輸入寫入時脈I_WCK和反相輸入寫入時脈I_WCKB中的每一個的切換次數來產生第一至第四代碼信號CODE＜1:4＞，但是可以被實現為根據實施例透過各種方法來產生第一至第四代碼信號CODE＜1:4＞。
分頻電路550可以透過對輸入寫入時脈I_WCK和反相輸入寫入時脈I_WCKB進行分頻來產生第一內部時脈ICLK、第二內部時脈QCLK、第三內部時脈IBCLK和第四內部時脈QBCLK。分頻電路550可以產生均具有輸入寫入時脈I_WCK和反相輸入寫入時脈I_WCKB中的每一個的頻率的一半（1/2）、並且是依序產生的第一內部時脈ICLK、第二內部時脈QCLK、第三內部時脈IBCLK和第四內部時脈QBCLK。第一內部時脈ICLK、第二內部時脈QCLK、第三內部時脈IBCLK和第四內部時脈QBCLK可以被產生為具有不同的相位。
資料處理電路560可以連接到第十一焊盤45。資料處理電路560可以基於與第一內部時脈ICLK、第二內部時脈QCLK、第三內部時脈IBCLK和第四內部時脈QBCLK同步地透過第十一焊盤45輸入的第一至第N資料DATA＜1:N＞產生第一至第N內部資料ID＜1:N＞。資料處理電路560可以透過鎖存並且排列與第一內部時脈ICLK、第二內部時脈QCLK、第三內部時脈IBCLK和第四內部時脈QBCLK同步地串列輸入的第一至第N資料DATA＜1:N＞的位元來並行地產生第一至第N內部資料ID＜1:N＞。例如，資料處理電路560可以鎖存在第一內部時脈ICLK的上升沿輸入的第一資料DATA＜1＞，鎖存在第二內部時脈QCLK的上升沿輸入的第二資料DATA＜2＞，鎖存在第三內部時脈IBCLK的上升沿輸入的第三資料DATA＜3＞，並且鎖存在第四內部時脈QBCLK的上升沿輸入的第四資料DATA＜4＞。資料處理電路360可以透過排列已被鎖存的第一至第四資料DATA＜1:4＞來同時並行地產生第一至第四內部資料ID＜1:4＞。
核心電路570可以被實現為包括多個記憶體單元（未示出）的公共記憶體電路。核心電路570可以將第一至第N內部資料ID＜1:N＞儲存在基於內部命令ICMD和第一至第M內部位址IADD＜1:M＞從多個記憶體單元（未示出）中選擇的記憶體單元（未示出）中。核心電路570已被實現為執行寫入操作，但是根據實施例可以被實現為啟動操作、讀取操作、預充電操作和刷新操作。
圖10是示出根據半導體裝置40中包括的檢測電路540的實施例的構造的方塊圖。檢測電路540可以包括計數器（DC）541和比較電路（CMP CT）542。
計數器541可以基於輸入寫入時脈I_WCK和反相輸入寫入時脈I_WCKB中的每一個的切換次數來產生第一至第K計數信號CNT＜1:K＞。計數器541可以產生每當輸入寫入時脈I_WCK和反相輸入寫入時脈I_WCKB切換時都依序計數的第一至第K計數信號CNT＜1:K＞。第一至第K計數信號CNT＜1:K＞可以包括“K”個位元。數量“K”可以被設定為正整數。
比較電路542可以基於第一至第K參考計數信號REC＜1:K＞和第一至第K計數信號CNT＜1:K＞來產生第一至第四代碼信號CODE＜1:4＞。當計數的第一至第K計數信號CNT＜1:K＞的數量小於計數的第一至第K參考計數信號REC＜1:K＞的數量時，比較電路542可以對第一至第四代碼信號CODE＜1:4＞進行遞增計數。當計數的第一至第K計數信號CNT＜1:K＞的數量等於或大於計數的第一至第K參考計數信號REC＜1:K＞的數量時，比較電路542可以對第一至第四代碼信號CODE＜1:4＞進行遞減計數。第一至第K參考計數信號REC＜1:K＞均可以被設定為這樣的信號：其包括關於通道CH2的預設PVT變化和預設傳輸速率的參考資訊。第一至第K參考計數信號REC＜1:K＞可以被設定為儲存在半導體裝置40中包括的模式暫存器組（MRS）中的信號。第一至第K參考計數信號REC＜1:K＞可以包括“K”個位元。數量“K”可以被設定為正整數。
參照圖11來描述根據本揭露的另一實施例的檢測電路540的操作。在這種情況下，透過檢測在切換間隔期間寫入時脈WCK的切換次數來產生第一至第四代碼信號CODE＜1:4＞的操作如下所述。
在描述產生第一至第四代碼信號CODE＜1:4＞之前，下面作為示例描述這樣的情形：其中，由包括關於通道CH2的預設PVT變化和預設傳輸速率的參考資訊的第一至第K參考計數信號REC＜1:K＞產生的寫入時脈WCK具有第一脈衝寬度W1。在這種情況下，寫入時脈WCK在設定時間T期間切換六次。
首先，如下描述產生具有第二脈衝寬度W2的寫入時脈WCK的情形。
當產生具有第二脈衝寬度W2的寫入時脈WCK時，寫入時脈WCK可以在設定時間T期間切換十二次。透過檢測到寫入時脈WCK的切換次數是十二次，檢測電路540可以對第一至第四代碼信號CODE＜1:4＞進行遞減計數。檢測電路540可以對第一至第四代碼信號CODE＜1:4＞進行遞減計數，直到時脈WCK切換六次。
寫入時脈WCK的脈衝寬度可以逐漸增加，因為每當第一至第四代碼信號CODE＜1:4＞被遞減計數時，用於驅動寫入時脈WCK的驅動電力就變小。
接下來，如下描述產生具有第三脈衝寬度W3的寫入時脈WCK的情況。
當產生具有第三脈衝寬度W3的寫入時脈WCK時，寫入時脈WCK可以在設定時間T期間切換四次。透過檢測到寫入時脈WCK的切換次數是四次，檢測電路540可以對第一至第四代碼信號CODE＜1:4＞進行遞增計數。檢測電路540可以對第一至第四代碼信號CODE＜1:4＞進行遞增計數，直到時脈WCK切換六次。
寫入時脈WCK的脈衝寬度逐漸減小，因為每當第一至第四代碼信號CODE＜1:4＞被遞增計數時，用於驅動寫入時脈WCK的驅動電力就變大。
透過在預位準間隔期間產生均具有基於關於通道特性的資訊的設定位準的寫入時脈WCK和反相寫入時脈WCKB，然後在切換間隔期間產生週期性切換的寫入時脈WCK和反相寫入時脈WCKB，根據本揭露的另一實施例的半導體系統2（圖7）可以降低通道的ISI並且穩定地產生寫入時脈WCK和反相寫入時脈WCKB。半導體系統2可以透過與在執行預位準調整操作（Pre-Level）（圖6）之後穩定地切換的寫入時脈WCK和反相寫入時脈WCKB同步地輸入和輸出資料DATA來執行穩定的資料輸入和輸出操作。
圖12是示出根據本揭露的實施例的電子系統1000的實施例的構造的方塊圖。如圖12所示，電子系統1000可以包括主機1100和半導體系統1200。
主機1100和半導體系統1200可以透過使用介面協定來相互傳輸信號。在主機1100和半導體系統1200之間使用的介面協定可以包括多媒體卡（MMC）、增強型小磁片介面（ESDI）、集成驅動電子裝置（IDE）、週邊組件互連快速（PCI-E）、高級技術附件（ATA）、串列ATA（SATA）、並行ATA（PATA）、序列連接SCSI（SAS）和通用序列匯流排（USB）。
半導體系統1200可以包括控制器1300和半導體裝置1400（1:K）。控制器1300可以控制半導體裝置1400（1:K），使得半導體裝置1400（1:K）執行寫入操作。控制器1300可以在預位準間隔期間產生寫入時脈WCK和反相寫入時脈WCKB，每個寫入時脈WCK和反相寫入時脈WCKB均具有基於關於通道特性的資訊的設定位準，並且然後可以在切換間隔期間產生週期性切換的寫入時脈WCK和反相寫入時脈WCKB。每個半導體裝置1400（1:K）可以與寫入時脈WCK和反相寫入時脈WCKB同步地鎖存資料DATA，並且可以排列和儲存鎖存的資料DATA。
控制器1300可以被實現為圖1所示的控制器10或者圖7所示的控制器30。每個半導體裝置140（1:K）可以被實現為圖1所示的半導體裝置20或者圖7所示的半導體裝置40。半導體裝置20和40中的每一個可以被實現為動態隨機存取記憶體（DRAM）、相變隨機存取記憶體（PRAM）、電阻式隨機存取記憶體（RRAM）、磁隨機存取記憶體（MRAM）和鐵電隨機存取記憶體（FRAM）中的一種。
透過在預位準間隔期間產生均具有基於關於通道特性的資訊的設定位準的寫入時脈WCK和反相寫入時脈WCKB，然後在切換間隔期間產生週期性切換的寫入時脈WCK和反相寫入時脈WCKB，半導體系統1200可以降低通道的ISI並且穩定地產生寫入時脈WCK和反相寫入時脈WCKB。半導體系統1200可以透過與在執行預位準調整操作（Pre-Level）之後穩定地切換的寫入時脈WCK和反相寫入時脈WCKB同步地輸入和輸出資料DATA來執行穩定的資料輸入和輸出操作。
1、2:半導體系統 10:控制器 11~15:第一焊盤至第五焊盤 20:半導體裝置 21~25:第六焊盤至第十焊盤 30:控制器 31~36:第一焊盤至第六焊盤 40:半導體裝置 41~46:第六焊盤至第十二焊盤 110:操作控制電路 120:寫入時脈控制電路 130:寫入時脈產生電路 131:位準驅動電路 132:傳輸電路 140:資料產生電路 210:第一驅動電路 210_1、210_2:NMOS電晶體 220:第二驅動電路 220_1、220_2:NMOS電晶體 230:寫入時脈驅動電路 231~234:第一驅動器至第四驅動器 231_1~231_4:NMOS電晶體 232_1~232_4:NMOS電晶體 233_1~233_4:NMOS電晶體 234_1~234_4:NMOS電晶體 240:反相寫入時脈驅動電路 241~244:第五驅動器至第八驅動器 241_1~241_4:NMOS電晶體 242_1~242_4:NMOS電晶體 243_1~243_4:NMOS電晶體 244_1~244_4:NMOS電晶體 310:命令產生電路 320:位址產生電路 330:寫入時脈緩衝電路 340:分頻電路 350:資料處理電路 360:核心電路 410:操作控制電路 420:寫入時脈控制電路 430:寫入時脈產生電路 431:位準驅動電路 432:傳輸電路 440:資料產生電路 510:命令產生電路 520:位址產生電路 530:寫入時脈緩衝電路 540:檢測電路 541:計數器 542:比較電路 550:分頻電路 560:資料處理電路 570:核心電路 1000:電子系統 1100:主機 1200:半導體系統 1300:控制器 1400（1）~1400（K）:半導體裝置 CA:命令位址 CA＜1:L＞:第一至第L命令位址 CH1、CH2:通道 CLK:時脈 CNT＜1:K＞:第一至第K計數信號 CODE:代碼信號 CODE＜1:4＞:第一至第四代碼信號 CODE＜1＞~CODE＜4＞:第一代碼信號至第四代碼信號 DATA:資料 DATA＜1:N＞:第一至第N資料 IADD＜1:M＞:第一至第M內部位址 IBCLK:第三內部時脈 ICLK:第一內部時脈 ICMD:內部命令 ID＜1:N＞:第一至第N內部資料 I_WCK:輸入寫入時脈 I_WCKB:反相輸入寫入時脈 L11~L15:第一傳輸線至第五傳輸線 L31~L36:第一傳輸線至第六傳輸線 nd210:節點 nd220:節點 nd230:節點 nd240:節點 P1:第一間隔 P2:第二間隔 PREN:致能信號 PWCK:預寫入時脈 PWCKB:預反相寫入時脈 QBCLK:第四內部時脈 QCLK:第二內部時脈 REC＜1:K＞:第一至第K參考計數信號 T:設定時間 VDD:源電壓 VSS:接地電壓 W1:第一脈衝寬度 W2:第二脈衝寬度 W3:第三脈衝寬度 WCK:寫入時脈 WCKB:反相寫入時脈
圖1是示出根據本揭露的實施例的半導體系統的構造的方塊圖。 圖2是示出根據圖1所示的半導體系統中包括的控制器的實施例的構造的方塊圖。 圖3是示出根據圖2所示的寫入時脈產生電路中包括的位準驅動電路的實施例的構造的電路圖。 圖4是示出根據圖2所示的寫入時脈產生電路中包括的傳輸電路的實施例的構造的電路圖。 圖5是示出根據圖1所示的半導體系統中包括的半導體裝置的實施例的構造的方塊圖。 圖6是用於描述在根據各種實施例的半導體系統中產生寫入時脈和反相寫入時脈的操作的示意圖。 圖7是示出根據本揭露的另一實施例的半導體系統的構造的方塊圖。 圖8是示出根據圖7所示的半導體系統中包括的控制器的實施例的構造的方塊圖。 圖9是示出根據圖7所示的半導體系統中包括的半導體裝置的實施例的構造的方塊圖。 圖10是示出根據圖9所示的半導體裝置中包括的檢測電路的實施例的構造的方塊圖。 圖11是用於描述圖10所示的檢測電路的操作的示意圖。 圖12是示出根據一電子系統的實施例的構造的示意圖，該電子系統應用了圖1至圖11所示的半導體系統。
1:半導體系統
10:控制器
11~15:第一焊盤至第五焊盤
20:半導體裝置
21~25:第六焊盤至第十焊盤
120:寫入時脈控制電路
130:寫入時脈產生電路
330:寫入時脈緩衝電路
CA:命令位址
CH1:通道
CLK:時脈
DATA:資料
L11~L15:第一傳輸線至第五傳輸線
WCK:寫入時脈
WCKB:反相寫入時脈

Claims (24)

  1. 一種半導體系統，包括： 控制器，其透過通道輸出命令位址、資料以及用於鎖存所述資料的寫入時脈和反相寫入時脈，在預位準間隔期間透過結合關於所述通道的特性的資訊來輸出分別具有第一設定位準和第二設定位準的所述寫入時脈和所述反相寫入時脈，以及在切換間隔期間輸出週期性切換的所述寫入時脈和所述反相寫入時脈；以及 半導體裝置，其在所述切換間隔期間與所述寫入時脈和所述反相寫入時脈同步地鎖存和儲存資料。
  2. 如請求項1所述的半導體系統，其中，所述控制器回應於已被結合關於所述通道的特性的所述資訊的代碼信號，在所述預位準間隔期間輸出具有所述第一設定位準的所述寫入時脈和具有所述第二設定位準的所述反相寫入時脈。
  3. 如請求項2所述的半導體系統， 其中，所述通道包括多個焊盤和多個傳輸線，以及 其中，關於所述通道的特性的所述資訊包括所述多個焊盤和所述多個傳輸線的製程、電壓和溫度變化以及傳輸速率。
  4. 如請求項1所述的半導體系統，其中，所述控制器在所述資料未被輸出時輸出具有接地電壓的電壓位準的所述寫入時脈和具有源電壓的電壓位準的所述反相寫入時脈。
  5. 如請求項1所述的半導體系統，其中，所述控制器包括： 操作控制電路，其透過所述通道輸出用於控制所述半導體裝置的操作的所述命令位址； 寫入時脈控制電路，其產生在所述預位準間隔期間產生的致能信號，以及在所述預位準間隔和所述切換間隔期間產生預寫入時脈、預反相寫入時脈和代碼信號； 寫入時脈產生電路，其在所述預位準間隔期間回應於所述致能信號和所述代碼信號，透過所述通道輸出具有所述第一設定位準的所述寫入時脈和具有所述第二設定位準的所述反相寫入時脈，以及在所述切換間隔期間基於所述預寫入時脈、所述預反相寫入時脈以及所述代碼信號，透過所述通道輸出週期性切換的所述寫入時脈和所述反相寫入時脈；以及 資料產生電路，其透過所述通道輸出所述資料。
  6. 如請求項5所述的半導體系統，其中，所述寫入時脈控制電路在所述預位準間隔期間產生具有接地電壓的電壓位準的所述預寫入時脈和具有源電壓的電壓位準的所述預反相寫入時脈，以及在所述切換間隔期間輸出週期性切換的所述預寫入時脈和所述預反相寫入時脈。
  7. 如請求項5所述的半導體系統，其中，所述寫入時脈產生電路包括： 位準驅動電路，其連接到輸出所述寫入時脈的第一焊盤和輸出所述反相寫入時脈的第二焊盤，以及當所述致能信號被致能時驅動所述第一焊盤和所述第二焊盤；以及 傳輸電路，其連接到所述第一焊盤和所述第二焊盤，以及透過基於所述預寫入時脈、所述預反相寫入時脈和所述代碼信號驅動所述第一焊盤和所述第二焊盤來產生所述寫入時脈和所述反相寫入時脈。
  8. 如請求項7所述的半導體系統，其中，所述位準驅動電路包括： 第一驅動電路，其在所述致能信號被致能時，透過從源電壓接收電荷而以第一上拉驅動電力來驅動所述第一焊盤；以及 第二驅動電路，其在所述致能信號被致能時，透過將所述第二焊盤的電荷放電至接地電壓而以第一下拉驅動電力來驅動所述第二焊盤。
  9. 如請求項8所述的半導體系統，其中，所述傳輸電路包括： 寫入時脈驅動電路，其透過在所述預位準間隔期間基於所述預寫入時脈和所述預反相寫入時脈的邏輯位準組合以第二下拉驅動電力驅動所述第一焊盤來產生所述寫入時脈，其中，所述第二下拉驅動電力是基於所述代碼信號的邏輯位準組合來設定的；以及 反相寫入時脈驅動電路，其透過在所述預位準間隔期間基於所述預寫入時脈和所述預反相寫入時脈的邏輯位準組合以第二上拉驅動電力驅動所述第二焊盤來產生所述反相寫入時脈，其中，所述第二上拉驅動電力是基於所述代碼信號的邏輯位準組合來設定的。
  10. 如請求項9所述的半導體系統， 其中，當所述第一焊盤在所述預位準間隔期間由所述第一上拉驅動電力和所述第二下拉驅動電力驅動時，所述寫入時脈被產生為具有所述第一設定位準，以及 其中，當所述第二焊盤在所述預位準間隔期間由所述第一下拉驅動電力和所述第二上拉驅動電力驅動時，所述反相寫入時脈被產生為具有所述第二設定位準。
  11. 如請求項9所述的半導體系統， 其中，所述寫入時脈驅動電路透過在所述切換間隔期間基於所述代碼信號的邏輯位準組合以及所述預寫入時脈和所述預反相寫入時脈的邏輯位準組合驅動所述第一焊盤來產生切換的所述寫入時脈，以及 其中，所述反相寫入時脈驅動電路透過在所述切換間隔期間基於所述代碼信號的邏輯位準組合以及所述預寫入時脈和所述預反相寫入時脈的邏輯位準組合驅動所述第二焊盤來產生切換的所述反相寫入時脈。
  12. 一種用半導體系統，包括： 控制器，其透過通道輸出命令位址、資料以及用於鎖存所述資料的寫入時脈和反相寫入時脈，在預位準間隔期間回應於透過所述通道輸入的代碼信號輸出具有第一設定位準的所述寫入時脈和具有第二設定位準的所述反相寫入時脈，以及在切換間隔期間輸出週期性切換的所述寫入時脈和所述反相寫入時脈；以及 半導體裝置，其透過檢測在所述切換間隔期間輸入的所述寫入時脈和所述反相寫入時脈來輸出所述代碼信號，以及與所述寫入時脈和所述反相寫入時脈同步地鎖存和儲存所述資料。
  13. 如請求項12所述的半導體系統，其中，所述半導體裝置透過檢測在所述切換間隔期間透過所述通道輸入的所述寫入時脈和所述反相寫入時脈中的每一個的切換次數來產生包括關於所述通道的特性的資訊的所述代碼信號。
  14. 如請求項13所述的半導體系統， 其中，所述通道包括多個焊盤和多個傳輸線，以及 其中，關於所述通道的特性的所述資訊包括所述多個焊盤和所述多個傳輸線的製程、電壓和溫度變化以及傳輸速率。
  15. 如請求項12所述的半導體系統，其中，所述控制器包括： 操作控制電路，其透過所述通道輸出用於控制所述半導體裝置的操作的所述命令位址； 寫入時脈控制電路，其產生在所述預位準間隔期間產生的致能信號，以及在所述預位準間隔和所述切換間隔期間產生預寫入時脈和預反相寫入時脈； 寫入時脈產生電路，其在所述預位準間隔期間回應於所述致能信號和所述代碼信號，透過所述通道輸出具有所述第一設定位準的所述寫入時脈和具有所述第二設定位準的所述反相寫入時脈，以及在所述切換間隔期間基於所述預寫入時脈、所述預反相寫入時脈和所述代碼信號，透過所述通道輸出週期性切換的所述寫入時脈和所述反相寫入時脈；以及 資料產生電路，其透過所述通道輸出所述資料。
  16. 如請求項15所述的半導體系統，其中，所述寫入時脈控制電路在所述預位準間隔期間產生具有接地電壓的電壓位準的所述預寫入時脈和具有源電壓的電壓位準的所述預反相寫入時脈，以及在所述切換間隔期間輸出週期性切換的所述預寫入時脈和所述預反相寫入時脈。
  17. 如請求項15所述的半導體系統，其中，所述寫入時脈產生電路包括： 位準驅動電路，其連接到輸出所述寫入時脈的第一焊盤和輸出所述反相寫入時脈的第二焊盤，以及在所述致能信號被致能時驅動所述第一焊盤和所述第二焊盤；以及 傳輸電路，其連接到所述第一焊盤和所述第二焊盤，以及透過基於所述預寫入時脈、所述預反相寫入時脈和所述代碼信號驅動所述第一焊盤和所述第二焊盤來產生所述寫入時脈和所述反相寫入時脈。
  18. 如請求項17所述的半導體系統，其中，所述位準驅動電路包括： 第一驅動電路，其在所述致能信號被致能時，透過從源電壓接收電荷而以第一上拉驅動電力來驅動所述第一焊盤；以及 第二驅動電路，其在所述致能信號被致能時，透過將所述第二焊盤的電荷放電至接地電壓而以第一下拉驅動電力來驅動所述第二焊盤。
  19. 如請求項18所述的半導體系統，其中，所述傳輸電路包括： 寫入時脈驅動電路，其透過在所述預位準間隔期間基於所述預寫入時脈和所述預反相寫入時脈的邏輯位準組合以第二下拉驅動電力驅動所述第一焊盤來產生所述寫入時脈，其中，所述第二下拉驅動電力是基於所述代碼信號的邏輯位準組合來設定的；以及 反相寫入時脈驅動電路，其透過在所述預位準間隔期間基於所述預寫入時脈和所述預反相寫入時脈的邏輯位準組合以第二上拉驅動電力驅動所述第二焊盤來產生所述反相寫入時脈，其中，所述第二上拉驅動電力是基於所述代碼信號的邏輯位準組合來設定的。
  20. 如請求項19所述的半導體系統， 其中，當所述第一焊盤在所述預位準間隔期間由所述第一上拉驅動電力和所述第二下拉驅動電力驅動時，產生具有所述第一設定位準的所述寫入時脈，以及 其中，當所述第二焊盤在所述預位準間隔期間由所述第一下拉驅動電力和所述第二上拉驅動電力驅動時，產生具有所述第二設定位準的所述反相寫入時脈。
  21. 如請求項19所述的半導體系統， 其中，所述寫入時脈驅動電路透過在所述切換間隔期間基於所述代碼信號的邏輯位準組合以及所述預寫入時脈和所述預反相寫入時脈的邏輯位準組合驅動所述第一焊盤來產生切換的所述寫入時脈，以及 其中，所述反相寫入時脈驅動電路透過在所述切換間隔期間基於所述代碼信號的邏輯位準組合以及所述預寫入時脈和所述預反相寫入時脈的邏輯位準組合驅動所述第二焊盤來產生切換的所述反相寫入時脈。
  22. 如請求項12所述的半導體系統，其中，所述半導體裝置包括： 寫入時脈緩衝電路，其透過緩衝在所述切換間隔期間輸入的所述寫入時脈和所述反相寫入時脈來產生輸入寫入時脈和反相輸入寫入時脈； 檢測電路，其透過檢測在所述切換間隔期間所述輸入寫入時脈和所述反相輸入寫入時脈中的每一個的切換次數來產生所述代碼信號； 分頻電路，其透過對所述輸入寫入時脈和所述反相輸入寫入時脈進行分頻來產生第一至第四內部時脈： 資料處理電路，其透過與所述第一至第四內部時脈同步地鎖存所述資料來產生內部資料；以及 核心電路，其將所述內部資料儲存在透過內部命令和從所述命令位址產生的內部位址選擇的位置處。
  23. 如請求項22所述的半導體系統，其中，所述檢測電路包括： 計數器，其產生每當所述輸入寫入時脈和所述反相輸入寫入時脈切換時就依序計數的計數信號；以及 比較電路，其透過將參考計數信號與所述計數信號進行比較來產生所述代碼信號。
  24. 如請求項23所述的半導體系統，其中，所述比較電路在計數的計數信號的數量小於計數的參考計數信號的數量時對所述計數信號進行遞增計數，以及在計數的計數信號的所述數量等於或大於計數的參考計數信號的所述數量時對所述計數信號進行遞減計數。
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