TW202414706A - 半導體元件封裝 - Google Patents

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TW202414706A
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semiconductor
semiconductor die
die package
redistribution structure
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TW112107985A
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吳志偉
邱文智
施應慶
袁嘉男
蘇安治
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台灣積體電路製造股份有限公司
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Abstract

本發明提供一種系統晶片（SoC）晶粒封裝，所述系統晶片晶粒封裝附接至半導體元件封裝的重佈線結構，使得SoC晶粒封裝的頂部表面位於鄰近記憶體晶粒封裝的頂部表面上方。此可經由使用增加SoC晶粒封裝的高度的各種附接結構來實現。在將記憶體晶粒封裝及SoC晶粒封裝密封於密封層中之後，向下研磨密封層。SoC晶粒封裝的頂部表面位於鄰近記憶體晶粒封裝的頂部表面上方使得SoC晶粒封裝的頂部表面在研磨操作之後經由密封層暴露。此使得熱能夠經由SoC晶粒封裝的頂部表面耗散。

Description

半導體元件封裝及形成方法
可使用各種半導體元件裝填技術來將一或多個半導體晶粒併入至半導體元件封裝中。在一些情況下，半導體晶粒可堆疊於半導體元件封裝中以達成半導體元件封裝的較小水平或側向佔據面積及/或增加半導體元件封裝的密度。可經執行以將多個半導體晶粒整合於半導體元件封裝中的半導體元件裝填技術可包含積體扇出（integrated fanout；InFO）、疊層封裝（package on package；PoP）、晶圓上晶片（chip on wafer；CoW）、晶圓上晶圓（wafer on wafer；WoW）及/或基底上晶圓上晶片（chip on wafer on substrate；CoWoS）以及其他實例。
以下揭露提供用於實施所提供標的物的不同特徵的許多不同的實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標號及/或字母。此重複是出於簡單及清晰的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，為易於描述，本文中可使用諸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」以及類似者的空間相對術語來描述如圖式中所說明的一個部件或特徵與另一（一些）部件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語意欲涵蓋元件在使用或操作中的不同定向。設備可另外定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
在形成半導體元件封裝的製程流程中，可將多個半導體晶粒封裝（例如，記憶體晶粒封裝及系統晶片（system on chip；SoC）晶粒封裝）附接至重佈線結構且密封於包含模製化合物的密封層中。密封層可增加半導體元件封裝的結構剛性且可降低將半導體晶粒封裝暴露於濕度及其他污染的可能性。然而，密封層可減少或防止熱耗散，因而減少或防止熱遠離半導體晶粒封裝中的一或多者的熱傳遞。此可使一或多個半導體晶粒封裝的操作溫度升高。升高的操作溫度可減少一或多個半導體晶粒封裝的使用壽命，此舉可導致半導體元件封裝及/或一或多個半導體晶粒封裝的過早故障。此外，升高的操作溫度可能降低一或多個半導體晶粒封裝的操作效能，此是因為熱節流可歸因於升高的操作溫度而發生在一或多個半導體晶粒封裝中。
此外，歸因於半導體晶粒封裝與圍繞半導體晶粒封裝及半導體元件封裝的密封層之間的熱膨脹係數（coefficient of thermal expansion；CTE）不匹配，可能出現高幅值的應力。當半導體元件封裝在熱負載下及/或歸因於半導體元件封裝中的濕度/濕氣時，由CTE不匹配引起的高幅值的應力可能造成半導體元件封裝翹曲、彎曲及/或破裂。半導體元件封裝的翹曲、彎曲及/或破裂可導致對半導體元件封裝的實體損壞（例如，密封層與半導體晶粒封裝之間的分層、密封層的破裂），此可導致半導體元件封裝出現故障及/或包含於其中的一或多個半導體晶粒封裝出現故障。
在本文中所描述的一些實施中，將SoC晶粒封裝附接至半導體元件封裝的重佈線結構，使得SoC晶粒封裝（或另一類型的半導體封裝）的頂部表面位於鄰近記憶體晶粒封裝（或另一類型的半導體封裝）的頂部表面上方。換言之，SoC晶粒的頂部表面在半導體元件封裝中高於鄰近記憶體元件晶粒的頂部表面或處於較高位置。此可經由使用本文中所描述的增加SoC晶粒封裝的高度（此使得SoC晶粒封裝的頂部表面能夠位於鄰近記憶體晶粒封裝的頂部表面上方）的各種附接結構來達成。在將記憶體晶粒封裝及SoC晶粒封裝密封於密封層中之後，向下研磨密封層。SoC晶粒封裝的頂部表面位於鄰近記憶體晶粒封裝的頂部表面上方使得SoC晶粒封裝的頂部表面在研磨操作之後經由密封層暴露。此使得熱能夠經由SoC晶粒封裝的頂部表面耗散。舉例而言，可將熱熱傳遞至蓋子（例如，積體散熱片（integrated heat spreader；IHS））或另一類型的熱耗散結構。
以此方式，可增加熱遠離SoC晶粒封裝的轉移，此可使SoC晶粒封裝的操作溫度降低。降低的操作溫度可增加SoC晶粒封裝的使用壽命，此可降低半導體元件封裝的過早故障的可能性。此外，降低的操作溫度可減少SoC晶粒封裝中的熱節流，此可使得能夠增加SoC晶粒封裝的操作效能。
此外，在本文中所描述的一些實施中，在半導體元件封裝的頂部上方可包含結構增強層以減輕密封層與半導體元件封裝的半導體晶粒封裝（例如，SoC晶粒封裝及記憶體晶粒封裝）之間的CTE不匹配的影響。結構增強層可增加半導體元件封裝的穩固性、剛性及/或整體結構完整性，此可降低半導體元件封裝的翹曲、彎曲及/或破裂的可能性。此可降低半導體元件封裝出現故障及/或包含於其中的半導體晶粒封裝出現故障的可能性。開口可形成穿過SoC晶粒封裝上方的結構增強層以仍使得散熱器能夠應用於SoC晶粒封裝，藉此使得能夠增加SoC晶粒封裝的熱耗散。
圖1為可實施本文中所描述的系統及/或方法的實例環境100的圖。如圖1中所繪示，環境100可包含多個半導體處理工具集105至半導體處理工具集150及運輸工具集155。多個半導體處理工具集105至半導體處理工具集150可包含重佈線層（redistribution layer；RDL）工具集105、平坦化工具集110、連接工具集115、自動測試設備（automated test equipment；ATE）工具集120、單體化工具集125、晶粒貼合工具集130、密封工具集135、印刷電路板（printed circuit board；PCB）工具集140、表面黏著（surface mount；SMT）工具集145以及成品工具集150。實例環境100的半導體處理工具集105至半導體處理工具集150可包含於一或多個設施，諸如半導體無塵室或半無塵室、半導體鑄造廠、半導體處理設施、外包組裝及測試（outsourced assembly and test；OSAT）設施及/或製造設施以及其他實例中。
在一些實施中，半導體處理工具集105至半導體處理工具集150及藉由半導體處理工具集105至半導體處理工具集150執行的操作分佈在多個設施上。另外或替代地，半導體處理工具集105至半導體處理工具集150中的一或多者可在多個設施上細分。藉由半導體處理工具集105至半導體處理工具集150執行的操作的序列可基於半導體封裝的類型或半導體封裝的完成狀態而變化。
半導體處理工具集105至半導體處理工具集150中的一或多者可執行操作組合以組裝半導體封裝（例如，將一或多個IC晶粒附接至基底，其中基底提供至計算元件的外部連接，以及其他實例）。另外或替代地，半導體處理工具集105至半導體處理工具集150中的一或多者可執行操作組合以確保半導體封裝的品質及/或可靠度（例如，在各種製造階段對一或多個IC晶粒及/或半導體封裝進行測試及分類）。
半導體封裝可對應於一種類型的半導體封裝。舉例而言，半導體封裝可對應於倒裝晶片（flipchip；FC）類型的半導體封裝、球柵陣列（ball grid array；BGA）類型的半導體封裝、多晶片封裝（multi-chip package；MCP）類型的半導體封裝或晶片尺寸封裝（chip scale package；CSP）類型的半導體封裝。另外或替代地，半導體封裝可對應於塑膠無引線晶片載體（plastic leadless chip carrier；PLCC）類型的半導體封裝、系統封裝（system-in-package；SIP）類型的半導體封裝、陶瓷無引線晶片載體（ceramic leadless chip carrier；CLCC）類型的半導體封裝或薄小外形封裝（thin small outline package；TSOP）類型的半導體封裝以及其他實例。
RDL工具集105包含能夠在半導體基底（例如，半導體晶圓以及其他實例）上形成材料的一或多個層及圖案（例如，介電層、導電重佈線層及/或豎直連接存取結構（通孔），以及其他實例）的一或多個工具。RDL工具集105可包含一或多個光微影工具（例如，光微影曝光工具、光阻分配工具、光阻顯影工具以及其他實例）的組合、一或多個蝕刻工具（例如，基於電漿的蝕刻工具、乾式蝕刻工具或濕式蝕刻工具，以及其他實例）的組合、以及一或多個沉積工具（例如，化學氣相沉積（chemical vapor deposition；CVD）工具、物理氣相沉積（physical vapor deposition；PVD）工具、原子層沉積（atomic layer deposition；ALD）工具或鍍覆工具，以及其他實例）。在一些實施中，實例環境100包含多種類型的此類工具作為RDL工具集105的部分。
平坦化工具集110包含能夠對半導體基底（例如，半導體晶圓）的各種層進行拋光或平坦化的一或多個工具。平坦化工具集110亦可包含能夠使半導體基底變薄的工具。平坦化工具集110可包含化學機械平坦化（chemical mechanical planarization；CMP）工具或拋光工具，以及其他實例。在一些實施中，實例環境100包含多種類型的此類工具作為平坦化工具集110的部分。
連接工具集115包含能夠形成連接結構（例如，導電結構）作為半導體封裝的部分的一或多個工具。由連接工具集115形成的連接結構可包含導線、螺柱、柱、凸塊或焊料球，以及其他實例。由連接工具集115形成的連接結構可包含諸如以下的材料：金（Au）材料、銅（Cu）材料、銀（Ag）材料、鎳（Ni）材料、錫（Sn）材料或鈀（Pd）材料，以及其他實例。連接工具集115可包含形成凸塊的（bumping）工具、線接合工具或鍍覆工具，以及其他實例。在一些實施中，實例環境100包含多種類型的此類工具作為連接工具集115的部分。
ATE工具集120包含能夠測試一或多個IC晶粒及/或半導體封裝（例如，在密封之後的一或多個IC晶粒）的品質及可靠度的一或多個工具。ATE工具集120可執行晶圓測試操作、良裸晶粒（known good die；KGD）測試操作、半導體封裝測試操作或系統級（例如，填有一或多個半導體封裝及/或一或多個IC晶粒的電路板）測試操作，以及其他實例。ATE工具集120可包含參數測試器工具、速度測試器工具及/或預燒工具，以及其他實例。另外或替代地，ATE工具集120可包含探測器工具、探針卡工具、測試介面工具、測試插座工具、測試處置器工具、預燒板工具及/或預燒板裝載器/卸載器工具，以及其他實例。在一些實施中，實例環境100包含多種類型的此類工具作為ATE工具集120的部分。
單體化工具集125包含能夠使一或多個IC晶粒或半導體封裝自載體單體化（例如，分離、移除）的一或多個工具。舉例而言，單體化工具集125可包含自半導體基底切割一或多個IC晶粒的切割工具、鋸切工具或雷射工具。另外或替代地，單體化工具集125可包含自引線框切除半導體封裝的修整成形（trim-and-form）工具。另外或替代地，單體化工具集125可包含自有機基底材料的條帶或面板移除半導體封裝的佈線工具或雷射工具，以及其他實例。在一些實施中，實例環境100包含多種類型的此類工具作為單體化工具集125的部分。
晶粒貼合工具集130包含能夠將一或多個IC晶粒附接至插入件、引線框及/或有機基底材料的條帶、以及其他實例的一或多個工具。晶粒貼合工具集130可包含取放工具、膠封工具、回焊工具（例如，鍋爐）、焊接工具或環氧樹脂分配工具、以及其他實例。在一些實施中，實例環境100包含多種類型的此類工具作為晶粒貼合工具集130的部分。
密封工具集135包含能夠密封一或多個IC晶粒（例如，附接至插入件、引線框或有機基底材料的條帶的一或多個IC晶粒）的一或多個工具。舉例而言，密封工具集135可包含將一或多個IC晶粒密封於塑膠模製化合物中的模製工具。另外或替代地，密封工具集135可包含在一或多個IC晶粒與下伏表面（例如，插入件或有機基底材料的條帶，以及其他實例）之間分配環氧聚合物底部填充材料的分配工具。在一些實施中，實例環境100包含多種類型的此類工具作為密封工具集135的部分。
PCB工具集140包含能夠形成具有一或多個導電跡線層的PCB的一或多個工具。PCB工具集140可形成一種類型的PCB，諸如單層PCB、多層PCB或高密度連接（high density connection；HDI）PCB，以及其他實例。在一些實施中，PCB工具集140使用堆積膜材料及/或玻璃纖維強化環氧樹脂材料的一或多個層來形成插入件及/或基底。PCB工具集140可包含疊層工具、鍍覆工具、光刻工具、雷射切割工具、取放工具、蝕刻工具、分配工具、接合工具及/或固化工具（例如，鍋爐），以及其他實例。在一些實施中，實例環境100包含多種類型的此類工具作為PCB工具集140的部分。
SMT工具集145包含能夠將半導體封裝安裝至電路板（例如，中央處理單元（central processing unit；CPU）PCB、記憶體模組PCB、汽車電路板及/或顯示系統板，以及其他實例）的一或多個工具。SMT工具集145可包含模板工具、焊料膏印刷工具、取放工具、回焊工具（例如，鍋爐）及/或檢測工具，以及其他實例。在一些實施中，實例環境100包含多種類型的此類工具作為SMT工具集145的部分。
成品工具集150包含能夠製備最終產品的一或多個工具，所述最終產品包含用於運送至消費者的半導體封裝。成品工具集150可包含帶盤工具、取放工具、載體托盤堆疊工具、裝箱工具、墜落測試工具、旋轉料架工具、受控環境儲存工具及/或密封工具，以及其他實例。在一些實施中，實例環境100包含多種類型的此類工具作為成品工具集150的部分。
運輸工具集155包含能夠在半導體處理工具105至半導體處理工具150之間運輸在製品（work-in-process；WIP）的一或多個工具。運輸工具集155可經組態以容納一或多個運輸載體，諸如晶圓運輸載體（例如，晶圓卡匣或前開式單元閘（front opening unified pod；FOUP），以及其他實例）、晶粒載體運輸載體（例如，軟片框以及其他實例）及/或封裝運輸載體（例如，接合電子元件工程改造（joint electron device engineering；JEDEC）托盤或載體帶盤（carrier tape reel），以及其他實例）。運輸工具集155亦可經組態以在運輸載體時轉移及/或組合WIP。運輸工具集155可包含取放工具、輸送機工具、機器人臂工具、架空起重機運輸（overhead hoist transport；OHT）工具、自動化物料搬運系統（automated materially handling system；AMHS）工具及/或另一類型的工具。在一些實施中，實例環境100包含多種類型的此類工具作為運輸工具集155的部分。
半導體處理工具集105至半導體處理工具集150中的一或多者可執行本文中所描述的一或多個操作。舉例而言，半導體處理工具集105至半導體處理工具集150中的一或多者可執行結合圖4A至圖4J、圖6A至圖6F、圖7A至圖7F、圖8A至圖8I及/或圖11A至圖11J所描述的一或多個操作以及其他實例。
提供圖1中所繪示的工具集的數目及配置作為一或多個實例。實務上，與圖1中所繪示的工具集相比，可存在額外工具集、不同工具集或以不同方式配置的工具集。此外，圖1中所繪示的兩個或更多個工具集可實施於單一工具集內，或圖1中所繪示的工具集可實施為多個分散式工具集。另外或替代地，環境100的一或多個工具集可執行描述為由環境100的另一工具集執行的一或多個功能。
圖2為可實施本文中所描述的系統及/或方法的實例環境200的圖。如圖2中所繪示，實例環境200可包含多個半導體處理工具202至半導體處理工具212及晶圓/晶粒運輸工具214。多個半導體處理工具202至半導體處理工具212可包含沉積工具202、曝光工具204、顯影器工具206、蝕刻工具208、平坦化工具210、鍍覆工具212及/或另一類型的半導體處理工具。包含於實例環境200中的工具可包含於半導體無塵室、半導體鑄造廠、半導體處理設施及/或製造設施、以及其他實例中。
沉積工具202為包含以下的半導體處理工具：半導體處理腔室及能夠將各種類型的材料沉積至基底上的一或多個元件。在一些實施中，沉積工具202包含能夠將光阻層沉積於諸如晶圓的基底上的旋轉塗佈工具。在一些實施中，沉積工具202包含化學氣相沉積（CVD）工具，例如電漿增強型CVD（plasma-enhanced CVD；PECVD）工具、高密度電漿CVD（high-density plasma CVD；HDP-CVD）工具、次大氣壓CVD（sub-atmospheric CVD；SACVD）工具、低壓CVD（low-pressure CVD；LPCVD）工具、原子層沉積（ALD）工具、電漿增強型原子層沉積（plasma-enhanced atomic layer deposition；PEALD）工具或另一類型的CVD工具。在一些實施中，沉積工具202包含物理氣相沉積（PVD）工具，例如濺鍍工具或另一類型的PVD工具。在一些實施中，沉積工具202包含經組態以藉由磊晶生長來形成元件的層及/或區的磊晶工具。在一些實施中，實例環境200包含多種類型的沉積工具202。
曝光工具204為能夠將光阻層曝露於輻射源的半導體處理工具，所述輻射源為例如紫外光（ultraviolet light；UV）源（例如，深UV光源、極UV光（extreme UV light；EUV）源及/或類似者）、X射線源、電子束（electron beam/e-beam）源及/或類似者。曝光工具204可將光阻層曝露於輻射源以將圖案自光罩轉移至光阻層。圖案可包含用於形成一或多個半導體元件的一或多個半導體元件層圖案，可包含用於形成半導體元件的一或多個結構的圖案，可包含用於蝕刻半導體元件的各個部分的圖案，及/或類似者。在一些實施中，曝光工具204包含掃描儀、步進器或類似類型的曝光工具。
顯影器工具206為能夠顯影已曝露於輻射源的光阻層以顯影自曝光工具204轉移至光阻層的圖案的半導體處理工具。在一些實施中，顯影器工具206藉由移除光阻層的未曝光部分來產生圖案。在一些實施中，顯影器工具206藉由移除光阻層的經曝光部分來產生圖案。在一些實施中，顯影器工具206藉由使用化學顯影劑溶解光阻層的經曝光部分或未曝光部分來產生圖案。
蝕刻工具208為能夠蝕刻基底、晶圓或半導體元件的各種類型的材料的半導體處理工具。舉例而言，蝕刻工具208可包含濕式蝕刻工具、乾式蝕刻工具及/或類似者。在一些實施中，蝕刻工具208包含可填充有蝕刻劑的腔室，且將基底放置於腔室中持續特定時間段以移除基底的特定量的一或多個部分。在一些實施中，蝕刻工具208使用電漿蝕刻或電漿輔助蝕刻來蝕刻基底的一或多個部分，此可涉及使用電離氣體來等向性地或定向地蝕刻所述一或多個部分。在一些實施中，蝕刻工具208包含基於電漿的灰化器，用以移除光阻材料及/或另一材料。
平坦化工具210為能夠對晶圓或半導體元件的各種層進行拋光或平坦化的半導體處理工具。舉例而言，平坦化工具210可包含化學機械平坦化（CMP）工具及/或對經沉積或鍍覆材料的層或表面進行拋光或平坦化的另一類型的平坦化工具。平坦化工具210可藉由化學力與機械力（例如，化學蝕刻及自由研磨拋光）的組合來對半導體元件的表面進行拋光或平坦化。平坦化工具210可結合拋光墊及固定環（例如，通常具有比半導體元件更大的直徑）利用磨損性及腐蝕性化學漿料。拋光墊及半導體元件可藉由動態拋光頭按壓在一起且藉由固定環固持就位。動態拋光頭可以使用不同旋轉軸旋轉，以移除材料且使半導體元件的任何不規則形貌平整，從而使半導體元件變為平面或平坦。
鍍覆工具212為能夠用一或多種金屬鍍覆基底（例如，晶圓、半導體元件及/或類似者）或其部分的半導體處理工具。舉例而言，鍍覆工具212可包括銅電鍍裝置、鋁電鍍裝置、鎳電鍍裝置、錫電鍍裝置、化合物材料或合金（例如，錫銀、錫鉛及/或類似者）電鍍裝置，及/或用於一或多種其他類型的導電材料、金屬及/或類似類型的材料的電鍍裝置。
晶圓/晶粒運輸工具214包含可移動機器人、機器人臂、電車或軌道車、高架起重機運輸（OHT）系統、自動化物料搬運系統（AMHS）及/或進行以下操作的另一類型的裝置：經組態以在半導體處理工具202至半導體處理工具212之間運輸基底及/或半導體元件、經組態以在同一半導體處理工具的處理腔室之間運輸基底及/或半導體元件、及/或經組態以將基底及/或半導體元件運輸往返其他位置，例如晶圓托架、儲存空間及/或類似者。在一些實施中，晶圓/晶粒運輸工具214可為經組態以行進特定路徑及/或可半自主地或自主地操作的程式化裝置。在一些實施中，實例環境200包含多個晶圓/晶粒運輸工具214。
舉例而言，晶圓/晶粒運輸工具214可包含於叢集工具或包含多個處理腔室的另一類型的工具中，且可經組態以：在多個處理腔室之間運輸基底及/或半導體元件；在處理腔室與緩衝區之間運輸基底及/或半導體元件；在處理腔室與諸如設備前端模組（equipment front end module；EFEM）的介面工具之間運輸基底及/或半導體元件；及/或在處理腔室與運輸載體（例如，前開式統一吊艙（FOUP））之間運輸基底及/或半導體元件；以及其他實例。在一些實施中，晶圓/晶粒運輸工具214可包含於多腔室（或叢集）沉積工具202中，多腔室沉積工具202可包含預清洗處理腔室（例如，用於自基底及/或半導體元件清潔或移除氧化物、氧化及/或其他類型的污染或副產物）及多種類型的沉積處理腔室（例如，用於沉積不同類型的材料的處理腔室、用於執行不同類型的沉積操作的處理腔室）。在此等實施中，晶圓/晶粒運輸工具214經組態以在沉積工具202的處理腔室之間運輸基底及/或半導體元件而不破壞或移除處理腔室之間及/或沉積工具202中的處理操作之間的真空（或至少部分真空），如本文中所描述。
如本文中所描述，半導體處理工具202至半導體處理工具212中的一或多者可執行操作的組合以形成本文中所描述的一或多個結構。舉例而言，半導體處理工具202至半導體處理工具212中的一或多者可執行結合圖10A至圖10H所描述的一或多個操作，以及其他實例。
提供圖2中所繪示的裝置的數目及配置作為一或多個實例。實務上，與圖2中所繪示的裝置相比，可存在額外裝置、較少裝置、不同裝置或以不同方式配置的裝置。此外，可在單一裝置內實施圖2中所繪示的兩個或更多個裝置，或圖2中所繪示的單一裝置可實施為多個分散式裝置。另外或替代地，實例環境200的一組裝置（例如，一或多個裝置）可執行描述為由實例環境200的另一組裝置執行的一或多個功能。
圖3A及圖3B為本文所述的半導體元件封裝300的實例實施的圖。半導體元件封裝300包含以水平方式配置的多個半導體晶粒封裝。半導體元件封裝300可稱為基底上晶圓上晶片（CoWoS）封裝、三維（3D）封裝、2.5D封裝及/或包含多個晶粒或晶片的另一類型的半導體封裝。
如圖3A中所繪示，半導體元件封裝300可包含重佈線結構302。重佈線結構302可包含重佈線層（RDL）結構、插入件、基於矽的插入件、基於聚合物的插入件及/或另一類型的重佈線結構。重佈線結構302可經組態以扇出及/或路由附接至重佈線結構302的半導體晶粒封裝的信號及輸入/輸出（input/output；I/O）。
重佈線結構302可包含一或多個介電層304及設置於一或多個介電層304中的多個金屬化層306。介電層304可包含聚苯并噁唑（polybenzoxazole；PBO）、聚醯亞胺、低溫聚醯亞胺（LTPI）、環氧樹脂、丙烯酸樹脂、苯酚樹脂、苯環丁烯（benzocyclobutene；BCB）、一或多個介電層及/或另一合適的介電材料。另外及/或替代地，可使用矽層來替代介電層304，及/或局部矽內連線區可包含於一或多個介電層304中以實現半導體元件封裝300中的半導體晶粒封裝之間低耗損的高頻信號傳遞（signaling）。
重佈線結構302的金屬化層306可包含一或多種材料，諸如金（Au）材料、銅（Cu）材料、銀（Ag）材料、鎳（Ni）材料、錫（Sn）材料及/或鈀（Pd）材料，以及其他實例。重佈線結構302的金屬化層306可包含金屬線、通孔、內連線及/或另一類型的金屬化層。
半導體元件封裝300可包含與重佈線結構302的底面（例如，第一側）上的金屬化層306中的一或多者耦接的導電端子308。導電端子308可包含受控塌陷晶片連接（controlled collapse chip connection；C4）凸塊及/或另一類型的導電端子。此外，半導體元件封裝300可包含藉由微型凸塊312附接至重佈線結構302的底面（例如，第一側）的一或多個積體被動元件（integrated passive devices；IPD）310。IPD 310可包含電容器、電阻器、電感器及/或另一類型的被動電氣組件。
如圖3A中進一步所繪示，半導體元件封裝300可包含多個半導體晶粒封裝，包含半導體晶粒封裝314及半導體晶粒封裝316。半導體晶粒封裝314及半導體晶粒封裝316可附接至重佈線結構302的頂面（例如，與第一側相對的第二側）。此外，半導體晶粒封裝314及半導體晶粒封裝316可以水平方式配置，使得半導體晶粒封裝314及半導體晶粒封裝316水平地鄰近及/或並排地位於重佈線結構302的頂面上。
半導體元件封裝300可包含密封層318。密封層318可圍繞及/或密封半導體晶粒封裝314及半導體晶粒封裝316（例如，在半導體元件封裝300的俯視圖中）。密封層318可包含模製化合物，諸如聚合物、分散於樹脂中的一或多種填充劑、環氧類樹脂及/或另一類型的絕緣材料。
半導體晶粒封裝314可包含藉由多個連接結構322附接至重佈線結構302的頂面（例如，附接至重佈線結構302的一或多個金屬化層306）的半導體晶粒320。連接結構322可包含微型凸塊、焊料球及/或另一類型的連接結構。在一些實施中，半導體晶粒320包含記憶體晶粒，諸如靜態隨機存取記憶體（static random access memory；SRAM）晶粒、動態隨機存取記憶體（dynamic random access memory；DRAM）晶粒、NAND晶粒、高頻寬記憶體（high bandwidth memory；HBM）晶粒及/或另一類型的記憶體晶粒。在一些實施中，半導體晶粒320包含另一類型的晶粒，諸如SoC晶粒或邏輯晶粒。
半導體晶粒封裝316可包含半導體晶粒324。半導體晶粒324可包含SoC晶粒，諸如邏輯晶粒、中央處理單元（CPU）晶粒、圖形處理單元（graphics processing unit；GPU）晶粒、數位信號處理（digital signal processing；DSP）晶粒、特殊應用積體電路（application specific integrated circuit；ASIC）晶粒及/或另一類型的SoC晶粒。在一些實施中，半導體晶粒324包含另一類型的晶粒，諸如記憶體晶粒。半導體晶粒封裝316可更包含在半導體晶粒324下方且附接至半導體晶粒324的重佈線結構326。重佈線結構326可包含一或多個介電層328及一或多個介電層328中的多個金屬化層330。半導體晶粒封裝316可更包含連接至金屬化層330的多個導電襯墊332及連接至導電襯墊332的多個連接結構334。導電襯墊332可包含導電材料，諸如金（Au）材料、銅（Cu）材料、銀（Ag）材料、鎳（Ni）材料、錫（Sn）材料及/或鈀（Pd）材料，以及其他實例。連接結構334可包含焊料凸塊、焊料球及/或另一類型的連接結構。
如圖3A中所繪示，在半導體元件封裝300中半導體晶粒封裝316的頂部表面可高於半導體晶粒封裝314的頂部表面。換言之，在半導體元件封裝300中半導體晶粒封裝316的頂部表面可位於半導體晶粒封裝314的頂部表面上方。此使得半導體晶粒封裝316的頂部表面能夠經由密封層的頂部表面暴露。此使得散熱器能夠附接至半導體晶粒封裝316的頂部表面。在此等實施中，半導體晶粒封裝314的頂部表面可被密封層318覆蓋。然而，在其他實施中，半導體晶粒封裝314及半導體晶粒封裝316的頂部表面可大致共面，在此情況下，半導體晶粒封裝314及半導體晶粒封裝316的頂部表面皆可經由密封層318的頂部表面暴露以進行散熱。因此，半導體晶粒封裝316的頂部表面相對於重佈線結構302的頂部表面的高度可大致等於或相對大於半導體元件封裝300中的半導體晶粒封裝314的頂部表面相對於重佈線結構302的頂部表面的高度。
在一些情況下，半導體晶粒封裝314及半導體晶粒封裝316可具有不同厚度。舉例而言，半導體晶粒封裝314的厚度可相對大於半導體晶粒封裝316的厚度。因此，半導體晶粒封裝316可藉由多個導電延伸結構336附接至重佈線結構302的頂面（例如，第二側）。導電延伸結構336使得半導體晶粒封裝316的頂部表面在半導體元件封裝300中能夠高於（或至少等於）半導體晶粒封裝314的頂部表面。此使得半導體晶粒封裝316的底部表面相對於重佈線結構302的頂部表面的高度大致等於或相對大於半導體元件封裝300中的半導體晶粒封裝314的底部表面相對於重佈線結構302的頂部表面的高度。
導電延伸結構336可包含螺柱、柱、凸塊、焊料球、微型凸塊、凸塊下金屬化（under-bump metallization；UBM）結構、積體扇出型穿孔（through integrated fanout via；TIV）結構及/或另一類型的細長導電結構，以及其他實例。導電延伸結構336可包含一或多種材料，諸如金（Au）材料、銅（Cu）材料、銀（Ag）材料、鎳（Ni）材料、錫（Sn）材料、鉛（Pb）材料或鈀（Pd）材料，以及其他實例。在一些實施中，一或多種材料可不含鉛（例如，不含Pb）。在一些實施中，導電延伸結構336可連接重佈線結構302的頂部表面上的平台（land）（例如，襯墊），且可附接至半導體晶粒封裝316的連接結構334。
導電延伸結構336可包含高度H1。在一些實施中，高度H1包含在約50微米至約200微米的範圍內以使得半導體晶粒封裝314及半導體晶粒封裝316的頂部表面能夠共面，或使得半導體晶粒封裝316的頂部表面在半導體元件封裝300中能夠高於半導體晶粒封裝314的頂部表面。然而，其他值的範圍仍在本揭露的範疇內。
圖3B示出半導體元件封裝300的另一實例實施，其中晶粒貼合膜（DAF）338及結構增強層340包含於密封層318上方。DAF 338可直接包含於密封層318上，且結構增強層340可包含於DAF 338上。開口342可包含於半導體晶粒封裝316上方，使得半導體晶粒封裝316的半導體晶粒324的頂部表面經由DAF 338且經由結構增強層340暴露。此使得能夠結合使用結構增強層340而將散熱器應用於半導體晶粒封裝316。
DAF 338可包含熱塑性材料，諸如環氧樹脂、苯酚樹脂或聚烯烴，以及其他實例。可使用與半導體處理環境相容的其他熱塑性材料或聚合物。
結構增強層340可包含具有性質組合的一或多種材料，以增加半導體元件封裝300的結構完整性且降低密封層318的破裂及分層的可能性。在一些實施中，結構增強層340具有包含在約15%至約25%範圍內的二氧化矽含量。然而，其他值的範圍仍在本揭露的範疇內。在一些實施中，結構增強層340具有小於約10%的環氧樹脂含量。然而，其他值仍在本揭露的範疇內。在一些實施中，結構增強層340具有小於約10%的丙烯酸樹脂含量。然而，其他值仍在本揭露的範疇內。在一些實施中，結構增強層340具有小於約70的CTE。然而，其他值仍在本揭露的範疇內。結構增強層340的實例包含疊層化合物（LC）帶、焊料釋放膜、聚苯并噻唑（polybenzoxaxole；PBO）膜、味之素累積膜（Ajinomoto build-up film；ABF）、非導電膏（non-conductive paste ；NCP）及/或非導電膜（non-conductive film；NCF），以及其他實例。
如上文所指示，提供圖3A及圖3B作為實例。其他實例可不同於關於圖3A及圖3B所描述的實例。
圖4A至圖4J為形成本文所述的半導體元件封裝300的實例實施400的圖。
如圖4A中所繪示，重佈線結構302可形成於載體基底402上。載體基底402可包含玻璃基底、矽基底及/或另一合適的載體基底。RDL工具集105可形成重佈線結構302。RDL工具集105可藉由形成一或多個介電層304及多個介電層304中的多個金屬化層306來形成重佈線結構302。舉例而言，RDL工具集105可沉積第一介電層304，可移除第一介電層304的部分以在第一介電層304中形成凹部，且可在凹部中形成第一金屬化層306。RDL工具集105可繼續執行類似處理操作以構建重佈線結構302，直到實現金屬化層306的足夠或所要配置為止。
如圖4B中所繪示，導電襯墊404及導電襯墊406可形成於重佈線結構302上方及/或上。特定言之，連接工具集115可在重佈線結構302的最頂部金屬化層306上方及/或上形成導電襯墊404及導電襯墊406。連接工具集115可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來形成導電襯墊404及導電襯墊406。
如圖4C中所繪示，導電延伸結構336可形成於重佈線結構302上方及/或上。特定言之，連接工具集115可在導電襯墊406上方及/或上形成導電延伸結構336。在一些實施中，導電襯墊406被涵括作為導電延伸結構336的部分。在此等實施中，導電延伸結構336包含兩件式或兩部分導電結構。連接工具集115可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來形成導電延伸結構336。
形成導電延伸結構336可包含多個處理操作。晶種層可形成於重佈線結構302的頂面上方及/或上。在一些實施中，晶種層包含金屬層，所述金屬層可為單層或包含由不同材料形成的多個子層的複合層。在一些實施中，晶種層包含鈦（Ti）層及鈦層上方的銅（Cu）層。可使用例如PVD（濺鍍）、電鍍、CVD及/或另一合適的沉積技術來形成晶種層。在一些實施中，導電襯墊406可對應於晶種層。
在形成晶種層之後，可接著在晶種層上形成光阻且將其圖案化。可藉由旋轉塗佈或藉由執行另一合適的沉積操作來形成光阻。光阻可暴露於光以進行圖案化。光阻的圖案可對應於導電延伸結構336的通孔部分及襯墊部分。可執行圖案化以形成穿過光阻的開口以暴露晶種層。
導電材料可接著形成於光阻的開口中且形成於晶種層的經暴露部分上。可藉由諸如電鍍或無電鍍的鍍覆或藉由執行另一合適的沉積操作來形成導電材料。在一些實施中，導電材料以保形方式形成，使得導電材料部分地填充穿過光阻的開口。導電材料與下方的晶種層部分的組合可對應於導電延伸結構336的通孔部分及襯墊部分。導電延伸結構336的襯墊部分可稱為UBM襯墊。導電延伸結構336的通孔部分可稱為UBM通孔。
隨後可移除光阻及晶種層的其上未形成有導電材料的部分。可在灰化操作或剝離操作中移除光阻。一旦移除了光阻，則可藉由蝕刻製程（諸如，藉由濕式或乾式蝕刻）來移除晶種層的經暴露部分。
在形成通孔部分及襯墊部分之後，接著形成光阻且將其圖案化以用於形成導電延伸結構336的管柱部分。導電材料接著形成於光阻的開口中且形成於襯墊部分的經暴露部分上，以形成導電延伸結構336的管柱部分。導電材料可形成於諸如電鍍操作或無電鍍操作的鍍覆操作中，及/或另一合適的沉積操作中。導電延伸結構336的管柱部分亦可稱為UBM管柱。
隨後，導電連接件可形成於管柱部分上方。在一些實施中，在導電連接件包含焊料材料的情況下，焊料材料可形成於光阻的開口中及管柱部分上。在形成導電連接件之後，可移除光阻。可在灰化操作或剝離操作以及其他實例中移除光阻。
如圖4D中所繪示，晶粒貼合工具集130可將半導體晶粒封裝314附接至導電襯墊404，且晶粒貼合工具集130可將半導體晶粒封裝316附接至導電延伸結構336。在一些實施中，晶粒貼合工具集130可附接半導體晶粒封裝314，且可在附接半導體晶粒封裝314之後附接半導體晶粒封裝316。在一些實施中，晶粒貼合工具集130可附接半導體晶粒封裝316，且可在附接半導體晶粒封裝316之後附接半導體晶粒封裝314。
如圖4E中所繪示，密封層318可形成於重佈線結構302上方。密封工具集135可在半導體晶粒封裝314及半導體晶粒封裝316周圍以及導電延伸結構336周圍沉積密封層318的模製化合物。在一些實施中，密封工具集135可沉積密封層318的模製化合物，使得半導體晶粒封裝314及半導體晶粒封裝316由密封層318密封及/或圍繞。密封工具集135可藉由壓縮模製、轉移模製或藉由另一適合的技術來沉積密封層318。密封層318的模製化合物可以液體或半液體的形式塗覆且接著相繼固化。
密封層318可覆蓋半導體晶粒封裝314及半導體晶粒封裝316的頂部表面。平坦化工具集110可隨後執行平坦化操作以將密封層318的上部表面平坦化。此減小密封層318的厚度，且經由密封層318暴露半導體晶粒封裝316的頂部表面或半導體晶粒封裝314及半導體晶粒封裝316兩者的頂部表面。
如圖4F中所繪示，可將半導體元件封裝300放置於框架408上以使得半導體元件封裝300的頂部表面面向下。框架408可指稱帶框架或在處理期間支撐半導體元件封裝300的另一類型的框架。在一些實施中，多個半導體元件封裝300形成於載體基底402上，且隨後放置於框架408上以進行處理。在此等實施中，框架408亦可在單體化期間支撐半導體元件封裝300，以在處理之後將半導體元件封裝300切割成個別片件。
執行載體基底剝離以自半導體元件封裝300拆離（或「剝離」）載體基底402。單體化工具集125可使用一或多種技術來剝離載體基底402，諸如將光（例如，雷射光或UV光）投射至載體基底402與半導體元件封裝300之間的光熱轉換（light-to-heat conversion；LTHC）釋放層上，所述光熱轉換釋放層在光的熱下分解。
如圖4G中所繪示，導電端子308可形成於重佈線結構302上方及/或上。連接工具集115可在重佈線結構302的底面上形成導電端子308。此外，連接工具集115可在重佈線結構302的底面上形成微型凸塊312，且晶粒貼合工具集130可將IPD 310附接至微型凸塊312。
如圖4H中所繪示，半導體元件封裝300可附接至另一框架410。RDL工具集105可形成DAF 338於半導體元件封裝300的頂面上方，且可在DAF 338上形成結構增強層340。如圖4I中所繪示，RDL工具集105可執行雷射鑽孔操作或另一類型的材料移除操作，以移除結構增強層340的在半導體晶粒封裝316上方的部分，且移除DAF 338的在半導體晶粒封裝316上方的部分。此使得開口342形成於半導體晶粒封裝316上方，從而經由DAF 338且經由結構增強層340暴露半導體晶粒封裝316的頂部表面。
如圖4J中所繪示，連接端子308可附接至半導體元件封裝300的封裝基底412，且底部填充材料414可分配在連接端子308周圍及IPD 310周圍。導電端子416可附接至封裝基底412。導電端子416可包含球柵陣列（BGA）球、平台柵格陣列（land grid array；LGA）襯墊、接腳柵格陣列（pin grid array；PGA）接腳及/或另一類型的導電端子。導電端子416可使得半導體元件封裝300能夠安裝至電路板、插座（例如，LGA插座）及/或另一類型的安裝結構。
如上文所指示，提供圖4A至圖4J作為實例。其他實例可不同於關於圖4A至圖4J所描述的實例。
圖5A至圖5D為本文中所描述的半導體元件封裝500的實例實施的圖。半導體元件封裝500包含以水平方式配置的多個半導體晶粒封裝。半導體元件封裝500可稱為CoWoS封裝、3D封裝、2.5D封裝及/或包含多個晶粒或晶片的另一類型的半導體封裝。
半導體元件封裝500包含與半導體元件封裝300類似的結構及/或層的配置。舉例而言，且如圖5A中所繪示，半導體元件封裝500可包含對應於圖3A中所繪示的半導體元件封裝300的組件302至組件330的組件502至組件530。作為另一實例，且如圖5B中所繪示，半導體元件封裝500可包含對應於圖3B中所繪示的半導體元件封裝300的組件302至組件330、組件338、組件340以及組件342的組件502至組件530、組件540、組件542以及組件544。作為另一實例，且如圖5C中所繪示，半導體元件封裝500可包含對應於圖3A中所繪示的半導體元件封裝300的組件302至組件324的組件502至組件524。作為另一實例，且如圖5D中所繪示，半導體元件封裝500可包含對應於圖3B中所繪示的半導體元件封裝300的組件302至組件324、組件338、組件340以及組件342的組件502至組件524、組件540、組件542以及組件544。
然而，如圖5A至圖5D中所繪示，導電襯墊332、連接結構334以及延伸結構336可替代地藉由半導體元件封裝500中的導電延伸結構532（例如，一或多個金屬凸塊延伸部分、一或多個TIV結構及/或另一類型的扇出型結構）及連接結構534來實施。可包含導電延伸結構532及連接結構534作為半導體晶粒封裝516的部分。在圖5A及圖5B中的實例實施中，導電延伸結構532可與重佈線結構526直接耦接。連接結構534可連接至導電延伸結構532及重佈線結構502的頂面。
此外，且如圖5A及圖5B中所繪示，半導體晶粒封裝516可包含重佈線結構526下方的第一聚合物層536及第一聚合物層536下方的第二聚合物層538。導電延伸結構532可延伸穿過第一聚合物層536及第二聚合物層538。在一些實施中，第一聚合物層536為模製化合物層。在一些實施中，第一聚合物層536可包含聚苯并噁唑（PBO）、聚醯亞胺、低溫聚醯亞胺（LTPI）、環氧樹脂、丙烯酸樹脂、苯酚樹脂、苯環丁烯（BCB）、一或多個介電層及/或另一合適的聚合物材料。第二聚合物層538可包含聚苯并噁唑（PBO）、聚醯亞胺、低溫聚醯亞胺（LTPI）、環氧樹脂、丙烯酸樹脂、苯酚樹脂、苯環丁烯（BCB）、一或多個介電層及/或另一合適的聚合物材料。
如圖5A中所繪示，導電延伸結構532與連接結構534的組合可包含高度H2。在一些實施中，高度H2包含在約50微米至約200微米的範圍內以使得半導體晶粒封裝514及半導體晶粒封裝516的頂部表面能夠共面，或使得半導體晶粒封裝516的頂部表面在半導體元件封裝500中能夠高於半導體晶粒封裝514的頂部表面。然而，其他值的範圍仍在本揭露的範疇內。
如圖5C及圖5D中所繪示，在半導體元件封裝500的替代實施中，可自半導體晶粒封裝516省略重佈線結構526。取而代之的是，一或多個電子組件546（例如，IPD、諸如記憶體元件（例如，SRAM、DRAM）的主動半導體元件及/或另一類型的電子組件）可包含於第一聚合物層536中。導電延伸結構532及電子組件546可與包含於第一聚合物層536中的導電襯墊548耦接。
如圖5C中所繪示，導電延伸結構532、連接結構534以及導電襯墊548的組合可包含高度H3。在一些實施中，高度H3包含在約50微米至約200微米的範圍內以使得半導體晶粒封裝514與半導體晶粒封裝516的頂部表面能夠共面，或使得半導體晶粒封裝516的頂部表面在半導體元件封裝500中能夠高於半導體晶粒封裝514的頂部表面。然而，其他值的範圍仍在本揭露的範疇內。
如上文所指示，提供圖5A至圖5D作為實例。其他實例可不同於關於圖5A至圖5D所描述的實例。
圖6A至圖6F為形成本文中所描述的半導體晶粒封裝516的實例實施600的圖。實例實施600可包含形成圖5A及圖5B中所繪示的半導體晶粒封裝516的實例實施的實例。
如圖6A中所繪示，重佈線結構526可形成於半導體晶粒524上。RDL工具集105可形成重佈線結構526。RDL工具集105可藉由形成一或多個介電層528及多個介電層528中的多個金屬化層530來形成重佈線結構526。舉例而言，RDL工具集105可沉積第一介電層528，可移除第一介電層528的部分以在第一介電層528中形成凹部，且可在凹部中形成第一金屬化層530。RDL工具集105可繼續執行類似處理操作以構建重佈線結構526，直至實現金屬化層530的足夠或所要配置為止。
如圖6B中所繪示，導電部分602可形成於重佈線結構526上方及/或上。特定言之，連接工具集115可在重佈線結構526的最頂部金屬化層530上方及/或上形成導電部分602。連接工具集115可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來形成導電部分602。
如圖6C中所繪示，第一聚合物層536可形成於重佈線結構526上方及導電部分602周圍，使得導電部分602密封於第一聚合物層536中。密封工具集135可沉積第一聚合物層536。密封工具集135可藉由壓縮模製、轉移模製或藉由另一合適的技術來沉積第一聚合物層536。第一聚合物層536可以液體或半液體的形式塗覆且接著相繼固化。第一聚合物層536可覆蓋導電部分602的頂部表面。
如圖6D中所繪示，平坦化工具集110可隨後執行平坦化操作，以將第一聚合物層536的上部表面平坦化。此減小第一聚合物層536的厚度且經由第一聚合物層536暴露導電部分602。
如圖6E中所繪示，聚合物層538可形成於第一聚合物層536上方及/或上，及導電部分602上方及/或上。RDL工具集105可使用CVD技術、PVD技術、ALD技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來沉積聚合物層538。
如圖6E中進一步所繪示，開口604可形成穿過導電部分602上方的聚合物層538。導電部分602經由開口604暴露。在一些實施中，RDL工具集105可執行雷射鑽孔操作及/或移除聚合物層538的部分以形成開口604的另一技術。
如圖6F中所繪示，導電延伸結構532可形成於重佈線結構526上方及/或上。特定言之，連接工具集115可在重佈線結構526的最頂部金屬化層530上方及/或上形成導電延伸結構532。連接工具集115可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來形成導電延伸結構532。可藉由經由開口604將導電材料沉積於導電部分602上方來形成導電延伸結構532。在一些實施中，可將導電部分602視為導電延伸結構532的部分。
如圖6F中進一步所繪示，連接結構534可形成於導電延伸結構532上。在一些實施中，連接工具集115在導電延伸結構532上形成連接結構534。
如上文所指示，提供圖6A至圖6F作為實例。其他實例可不同於關於圖6A至圖6F所描述的實例。
圖7A至圖7F為形成本文中所描述的半導體晶粒封裝516的實例實施700的圖。實例實施700可包含形成圖5C及圖5D中所繪示的半導體晶粒封裝516的實例實施的實例。
如圖7A中所繪示，導電襯墊548可形成於半導體晶粒524上方及/或上。特定言之，連接工具集115可在半導體晶粒524上方及/或上形成導電襯墊548。連接工具集115可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來形成導電襯墊548。
如圖7B中所繪示，導電部分702可形成於導電襯墊548上方及/或上。特定言之，連接工具集115可在導電襯墊548上方及/或上形成導電部分702。連接工具集115可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來形成導電部分702。
如圖7B進一步所繪示，一或多個電子組件546可附接至導電襯墊548中的一或多者。舉例而言，晶粒貼合工具集130可將一或多個電子組件546附接至導電襯墊548中的一或多者。
如圖7C中所繪示，第一聚合物層536可形成於半導體晶粒封裝516上方。此外，第一聚合物層536可形成於一或多個電子組件546周圍、導電襯墊548周圍以及導電部分702周圍，使得一或多個電子組件546、導電襯墊548以及導電部分702密封於第一聚合物層536中。密封工具集135可沉積第一聚合物層536。密封工具集135可藉由壓縮模製、轉移模製或藉由另一適合的技術來沉積第一聚合物層536。第一聚合物層536可以液體或半液體的形式塗覆且隨後固化。第一聚合物層536可覆蓋一或多個電子組件546的頂部表面及導電部分702的頂部表面。
如圖7D中所繪示，平坦化工具集110可隨後執行平坦化操作以將第一聚合物層536的上部表面平坦化。此減小第一聚合物層536的厚度且經由第一聚合物層536暴露導電部分702。
如圖7E中所繪示，聚合物層538可形成於第一聚合物層536上方及/或上，及導電部分702上方及/或上。RDL工具集105可使用CVD技術、PVD技術、ALD技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來沉積聚合物層538。
如圖7E中進一步所繪示，開口704可形成穿過導電部分702上方的聚合物層538。導電部分702經由開口704暴露。在一些實施中，RDL工具集105可執行雷射鑽孔操作及/或移除聚合物層538的部分以形成開口704的另一技術。
如圖7F中所繪示，導電延伸結構532可形成於導電襯墊548上方及/或上。特定言之，連接工具集115可在導電襯墊548上方及/或上形成導電延伸結構532。連接工具集115可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來形成導電延伸結構532。可藉由經由開口704將導電材料沉積於導電部分702上方來形成導電延伸結構532。在一些實施中，可將導電部分702視為導電延伸結構532的部分。
如圖7F中進一步所繪示，連接結構534可形成於導電延伸結構532上。在一些實施中，連接工具集115在導電延伸結構532上形成連接結構534。
如上文所指示，提供圖7A至圖7F作為實例。其他實例可不同於關於圖7A至圖7F所描述的實例。
圖8A至圖8I為形成本文中所描述的半導體元件封裝500的實例實施800的圖。
如圖8A中所繪示，重佈線結構502可形成於載體基底802上。載體基底802可包含玻璃基底、矽基底及/或另一合適的載體基底。RDL工具集105可形成重佈線結構502。RDL工具集105可藉由形成一或多個介電層504及多個介電層504中的多個金屬化層506來形成重佈線結構502。舉例而言，RDL工具集105可沉積第一介電層504，可移除第一介電層504的部分以在第一介電層504中形成凹部，且可在凹部中形成第一金屬化層506。RDL工具集105可繼續執行類似處理操作以構建重佈線結構502，直至實現金屬化層506的足夠或所要配置為止。
如圖8B中所繪示，導電襯墊804及導電襯墊806可形成於重佈線結構502上方及/或上。特定言之，連接工具集115可在重佈線結構502的最頂部金屬化層506上方及/或上形成導電襯墊804及導電襯墊806。連接工具集115可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來形成導電襯墊804及導電襯墊806。
如圖8C中所繪示，晶粒貼合工具集130可將半導體晶粒封裝514附接至重佈線結構502上的導電襯墊804，且晶粒貼合工具集130可將半導體晶粒封裝516附接至重佈線結構502上的導電襯墊806。在一些實施中，晶粒貼合工具集130可附接半導體晶粒封裝514，且可在附接半導體晶粒封裝514之後附接半導體晶粒封裝516。在一些實施中，晶粒貼合工具集130可附接半導體晶粒封裝516，且可在附接半導體晶粒封裝516之後附接半導體晶粒封裝514。導電延伸結構532及連接結構534可藉由導電襯墊806附接至重佈線結構502。
如圖8D中所繪示，密封層518可形成於重佈線結構502上方。密封工具集135可在半導體晶粒封裝514及半導體晶粒封裝516周圍以及導電延伸結構532周圍沉積密封層518的模製化合物。在一些實施中，密封工具集135可沉積密封層518的模製化合物，使得半導體晶粒封裝514及半導體晶粒封裝516由密封層518密封及/或圍繞。密封工具集135可藉由壓縮模製、轉移模製或藉由另一適合的技術來沉積密封層518。密封層518的模製化合物可以液體或半液體的形式塗覆且接著相繼固化。
密封層518可覆蓋半導體晶粒封裝514及半導體晶粒封裝516的頂部表面。平坦化工具集110可隨後執行平坦化操作以將密封層518的上部表面平坦化。此減小密封層518的厚度，且經由密封層518暴露半導體晶粒封裝516的頂部表面或半導體晶粒封裝514及半導體晶粒封裝516兩者的頂部表面。
如圖8E中所繪示，可將半導體元件封裝500放置於框架808上以使得半導體元件封裝500的頂部表面面向下。框架808可稱為帶框架或在處理期間支撐半導體元件封裝500的另一類型的框架。在一些實施中，多個半導體元件封裝500形成於載體基底802上且隨後放置於框架808上以進行處理。在此等實施中，框架808亦可在單體化期間支撐半導體元件封裝500，以在處理之後將半導體元件封裝500切割成個別片件。
執行載體基底剝離以自半導體元件封裝500拆離（或「剝離」）載體基底802。單體化工具集125可使用一或多種技術來剝離載體基底802，諸如將光（例如，雷射光或UV光）投射至載體基底802與半導體元件封裝500之間的LTHC釋放層上，所述LTHC釋放層在光的熱下分解。
如圖8F中所繪示，導電端子508可形成於重佈線結構502上方及/或上。連接工具集115可在重佈線結構502的底面上形成導電端子508。此外，連接工具集115可在重佈線結構502的底面上形成微型凸塊512，且晶粒貼合工具集130可將IPD 510附接至微型凸塊512。
如圖8G中所繪示，半導體元件封裝500可附接至另一框架810。RDL工具集105可在半導體元件封裝500的頂面上方形成DAF 540，且可在DAF 540上形成結構增強層542。如圖8H中所繪示，RDL工具集105可執行雷射鑽孔操作或另一類型的材料移除操作，以移除結構增強層542的在半導體晶粒封裝516上方的部分，且移除DAF 540的在半導體晶粒封裝516上方的部分。此使得開口544形成於半導體晶粒封裝516上方，從而經由DAF 540且經由結構增強層542暴露半導體晶粒封裝516的頂部表面。
如圖8I中所繪示，連接端子508可附接至半導體元件封裝500的封裝基底812，且底部填充材料814可分配在連接端子508周圍及IPD 510周圍。導電端子816可附接至封裝基底812。導電端子816可包含BGA球、LGA襯墊、PGA接腳及/或另一類型的導電端子。導電端子816可使得半導體元件封裝500能夠安裝至電路板、插座（例如，LGA插座）及/或另一類型的安裝結構。
如上文所指示，提供圖8A至圖8I作為實例。其他實例可不同於關於圖8A至圖8I所描述的實例。
圖9A及圖9B為本文中所描述的半導體元件封裝900的實例實施的圖。半導體元件封裝900包含以水平方式配置的多個半導體晶粒封裝。半導體元件封裝900可稱為CoWoS封裝、3D封裝、2.5D封裝及/或包含多個晶粒或晶片的另一類型的半導體封裝。
半導體元件封裝900包含與半導體元件封裝300類似的結構及/或層的配置。舉例而言，且如圖9A中所繪示，半導體元件封裝900可包含對應於圖3A中所繪示的半導體元件封裝300的組件302至組件332的組件902至組件932。作為另一實例，且如圖9B中所繪示，半導體元件封裝900可包含對應於圖3B中所繪示的半導體元件封裝300的組件302至組件332、組件338、組件340以及組件342的組件902至組件932、組件954、組件956以及組件958。
然而，如圖9A及圖9B中所繪示，連接結構334及延伸結構336可替代地藉由半導體元件封裝900中的轉接器結構934來實施。轉接器結構934可藉由導電襯墊932與重佈線結構926耦接及/或附接至重佈線結構926，且可與重佈線結構902耦接及/或附接至重佈線結構902。
轉接器結構934可包含插入件（例如，基於矽的插入件、基於聚合物的插入件）、重佈線結構（例如，RDL結構）或可用於在重佈線結構902與半導體晶粒封裝916之間傳送信號及電功率的另一類型的結構。轉接器結構934可包含矽插入件936、矽插入件936的第一側上的金屬化層938、矽插入件936的與第一側相對的第二側上的金屬化層940、以及延伸穿過矽插入件936且與金屬化層938及金屬化層940耦接的多個矽穿孔（through silicon via；TSV）結構942。TSV結構942可稱為TSV結構，此是因為TSV結構942相較於密封層延伸穿過矽插入件936。轉接器結構934可更包含在金屬化層938與金屬化層940之間的矽插入件936中的一或多個電子組件944（例如，IPD、諸如記憶體元件（例如，SRAM、DRAM）的主動半導體元件及/或另一類型的電子組件）。
轉接器結構934可更包含金屬化層940上的多個導電襯墊946及多個導電襯墊946上的多個連接結構948。多個連接結構948可與半導體晶粒封裝916的重佈線結構926耦接。轉接器結構934可更包含金屬化層938上的多個導電襯墊950及多個導電襯墊950上的多個連接結構952。多個連接結構952可與重佈線結構902耦接。
如圖9A中所繪示，轉接器結構934可包含高度H4。在一些實施中，高度H4包含在約50微米至約200微米的範圍內以使得半導體晶粒封裝914及半導體晶粒封裝916的頂部表面能夠共面，或使得半導體晶粒封裝916的頂部表面在半導體元件封裝900中能夠高於半導體晶粒封裝914的頂部表面。然而，其他值的範圍仍在本揭露的範疇內。
如上文所指示，提供圖9A及圖9B作為實例。其他實例可不同於關於圖9A及圖9B所描述的實例。
圖10A至圖10H為形成本文中所描述的轉接器結構934的實例實施1000的圖。可在附接至半導體晶粒封裝916之前製造（例如，預先製造）轉接器結構934。此外，相較於後端封裝工具（例如，半導體處理工具集105至半導體處理工具集150），可使用前端半導體處理工具（例如，半導體處理工具202至半導體處理工具212）來製造轉接器結構934。
如圖10A中所繪示，可結合矽插入件936來執行實例實施1000中的一或多個操作。在一些實施中，矽插入件936包含矽（Si）基底或矽晶圓。使用矽基底使得轉接器結構934能夠使用前端半導體處理工具（例如，半導體處理工具202至半導體處理工具212）在前端半導體製造環境（例如，圖2的實例環境200）中形成。替代地，矽插入件936可包含：由包含矽的材料形成的基底、諸如砷化鎵（GaAs）的III-V族化合物半導體材料基底、絕緣層上矽（silicon on insulator；SOI）基底、鍺（Ge）基底、矽鍺（SiGe）基底、碳化矽（SiC）基底或另一類型的半導體基底。矽插入件936可包含各種層，包含形成於半導體基底上的導電層或絕緣層。矽插入件936可包含化合物半導體及/或合金半導體。
如圖10B中所繪示，多個凹部（或開口）1002可形成於矽插入件936中。在一些實施中，使用光阻層中的圖案來蝕刻矽插入件936，以在矽插入件936中形成凹部1002。在此等實施中，沉積工具202在矽插入件936上形成光阻層。曝光工具204使光阻層曝露於輻射源，以將光阻層圖案化。顯影器工具206顯影且移除光阻層的部分以暴露圖案。蝕刻工具208基於圖案而蝕刻矽插入件936以形成凹部1002。在一些實施中，蝕刻操作包含電漿蝕刻操作、濕式化學蝕刻操作及/或另一類型的蝕刻操作。在一些實施中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學去除劑、電漿灰化及/或另一技術）。在一些實施中，硬罩幕層用作基於圖案而蝕刻矽插入件936的替代技術。在一些實施中，光阻移除工具移除光阻層的剩餘部分（例如，使用化學去除劑、電漿灰化及/或另一技術）。
如圖10C中所繪示，TSV結構942可形成於凹部1002中。沉積工具202及/或鍍覆工具212使用CVD技術、PVD技術、ALD技術、電鍍技術、上文關於圖2所描述的另一沉積技術及/或除如上文結合圖2所描述以外的沉積技術來沉積TSV結構942的導電材料。在一些實施中，可在沉積TSV結構942之後執行退火操作以回焊TSV結構942。可執行退火操作來移除TSV結構942中的空隙、縫隙及/或其他類型的缺陷。
如圖10D中所繪示，半導體處理工具202至半導體處理工具212中的一或多者可在矽插入件936中形成電子組件944。舉例而言，蝕刻工具208可在矽插入件936中形成凹部，沉積工具202及/或鍍覆工具212可沉積一或多個層，及/或可執行其他半導體處理操作，以形成電子組件944。
如圖10E中所繪示、金屬化層938可形成於矽插入件936上方及/或上（例如，矽插入件936的第一側上方及/或上）。金屬化層938可覆蓋TSV結構942及電子組件944。沉積工具202及/或鍍覆工具212使用CVD技術、PVD技術、ALD技術、電鍍技術、上文關於圖2所描述的另一沉積技術及/或除如上文結合圖2所描述以外的沉積技術來沉積金屬化層938的導電材料。在一些實施中，平坦化工具212可在沉積金屬化層938之後將金屬化層938平坦化。
如圖10F中所繪示，導電襯墊946及連接結構948可形成於金屬化層938上。在一些實施中，半導體處理工具202至半導體處理工具212中的一或多者可形成導電襯墊946及連接結構948。在一些實施中，半導體處理工具集105至半導體處理工具集150中的一或多者可形成導電襯墊946及連接結構948。
如圖10G中所繪示，可將轉接器結構934放置於載體基底1004上且附接於DAF 1006。如圖10G中進一步所繪示，平坦化工具212可將矽插入件936平坦化，以經由矽插入件936的與第一側相對的第二側暴露TSV結構942。
如圖10H中所繪示，金屬化層940可形成於矽插入件936上方及/或上（例如，矽插入件936的與第一側相對的第二側上方及/或上）。金屬化層940可覆蓋TSV結構942及電子組件944。沉積工具202及/或鍍覆工具212使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖2所描述的另一沉積技術及/或除如上文結合圖2所描述以外的沉積技術來沉積金屬化層940的導電材料。在一些實施中，平坦化工具212可在沉積金屬化層940之後將金屬化層940平坦化。
如圖10H中所繪示，導電襯墊950及連接結構952可形成於金屬化層940上。在一些實施中，半導體處理工具202至半導體處理工具212中的一或多者可形成導電襯墊950及連接結構952。在一些實施中，半導體處理工具集105至半導體處理工具集150中的一或多者可形成導電襯墊950及連接結構952。可隨後自載體基底1004移除轉接器結構934。
如上文所指示，提供圖10A至圖10G作為實例。其他實例可不同於關於圖10A至圖10G所描述的實例。
圖11A至圖11J為形成本文中所描述的半導體元件封裝900的實例實施1100的圖。
如圖11A中所繪示，重佈線結構902可形成於載體基底1102上。載體基底1102可包含玻璃基底、矽基底及/或另一合適的載體基底。RDL工具集105可形成重佈線結構902。RDL工具集105可藉由形成一或多個介電層904及多個介電層904中的多個金屬化層906來形成重佈線結構902。舉例而言，RDL工具集105可沉積第一介電層904，可移除第一介電層904的部分以在第一介電層904中形成凹部，且可在凹部中形成第一金屬化層906。RDL工具集105可繼續執行類似處理操作以構建重佈線結構902，直到實現金屬化層906的足夠或所要配置為止。
如圖11B中所繪示，導電襯墊1104及導電襯墊1106可形成於重佈線結構902上方及/或上。特定言之，連接工具集115可在重佈線結構902的最頂部金屬化層906上方及/或上形成導電襯墊1104及導電襯墊1106。連接工具集115可使用CVD技術、PVD技術、ALD技術、電鍍技術、上文結合圖1所描述的另一沉積技術及/或除如上文結合圖1所描述以外的沉積技術來形成導電襯墊1104及導電襯墊1106。
如圖11C中所繪示，可在將半導體晶粒封裝916及轉接器結構934附接至重佈線結構902之前將轉接器結構934附接至半導體晶粒封裝916。
如圖11D中所繪示，晶粒貼合工具集130可將半導體晶粒封裝914附接至重佈線結構1102上的導電襯墊1104，且晶粒貼合工具集130可將半導體晶粒封裝916附接至重佈線結構1102上的導電襯墊1106。在一些實施中，晶粒貼合工具集130可附接半導體晶粒封裝914，且可在附接半導體晶粒封裝914之後附接半導體晶粒封裝916。在一些實施中，晶粒貼合工具集130可附接半導體晶粒封裝916，且可在附接半導體晶粒封裝916之後附接半導體晶粒封裝914。
半導體晶粒封裝916可藉由轉接器結構934附接至重佈線結構902。如上文結合圖11C所指示，可在將半導體晶粒封裝916及轉接器結構934附接至重佈線結構902之前將轉接器結構934附接至半導體晶粒封裝916。在此等實施中，可將半導體晶粒封裝916與轉接器結構934的組合附接至重佈線結構902。在一些實施中，首先將轉接器結構934附接至重佈線結構902，且接著將半導體晶粒封裝916附接至轉接器結構934。在此等實施中，半導體晶粒封裝916及轉接器結構934單獨地附接至重佈線結構902。
如圖11E中所繪示，密封層918可形成於重佈線結構902上方。密封工具集135可在半導體晶粒封裝914及半導體晶粒封裝916周圍以及轉接器結構934周圍沉積密封層918的模製化合物。在一些實施中，密封工具集135可沉積密封層918的模製化合物，使得半導體晶粒封裝914及半導體晶粒封裝916由密封層918密封及/或圍繞。密封工具集135可藉由壓縮模製、轉移模製或藉由另一適合的技術來沉積密封層918。密封層918的模製化合物可以液體或半液體的形式塗覆且接著相繼固化。
密封層918可覆蓋半導體晶粒封裝914及半導體晶粒封裝916的頂部表面。平坦化工具集110可隨後執行平坦化操作以將密封層918的上部表面平坦化。此減小密封層918的厚度，且經由密封層918暴露半導體晶粒封裝916的頂部表面或半導體晶粒封裝914及半導體晶粒封裝916兩者的頂部表面。
如圖11F中所繪示，可將半導體元件封裝900放置於框架1108上以使得半導體元件封裝900的頂部表面面向下。框架1108可稱為帶框架或在處理期間支撐半導體元件封裝900的另一類型的框架。在一些實施中，多個半導體元件封裝900形成於載體基底1102上且隨後放置於框架1108上以進行處理。在此等實施中，框架1108亦可在單體化期間支撐半導體元件封裝900，以在處理之後將半導體元件封裝900切割成個別片件。
執行載體基底剝離以自半導體元件封裝900拆離（或「剝離」）載體基底1102。單體化工具集125可使用一或多種技術來剝離載體基底1102，諸如將光（例如，雷射光或UV光）投射至載體基底1102與半導體元件封裝900之間的LTHC釋放層上，所述LTHC釋放層在光的熱下分解。
如圖11G中所繪示，導電端子908可形成於重佈線結構902上方及/或上。連接工具集115可在重佈線結構902的底面上形成導電端子908。此外，連接工具集115可在重佈線結構902的底面上形成微型凸塊912，且晶粒貼合工具集130可將IPD 910附接至微型凸塊912。
如圖11H中所繪示，RDL工具集105可在半導體元件封裝900的頂面上形成DAF 954，且可在DAF 954上形成結構增強層956。如圖11I中所繪示，RDL工具集105可執行雷射鑽孔操作或另一類型的材料移除操作，以移除結構增強層956的在半導體晶粒封裝916上方的部分，且移除DAF 954的在半導體晶粒封裝916上方的部分。此使得開口958形成於半導體晶粒封裝916上方，從而經由DAF 954且經由結構增強層956暴露半導體晶粒封裝916的頂部表面。
如圖11J中所繪示，導電端子908可附接至半導體元件封裝900的封裝基底1112，且底部填充材料1114可分配在導電端子908周圍及IPD 910周圍。導電端子1116可附接至封裝基底1112。導電端子1116可包含BGA球、LGA襯墊、PGA接腳及/或另一類型的導電端子。導電端子1116可使得半導體元件封裝900能夠安裝至電路板、插座（例如，LGA插座）及/或另一類型的安裝結構。
如上文所指示，提供圖11A至圖11J作為實例。其他實例可不同於關於圖11A至圖11J所描述的實例。
圖12為本文中所描述的裝置1200的實例組件的圖。在一些實施中，半導體處理工具集105至半導體處理工具集150中的一或多者、運輸工具集155、半導體處理工具202至半導體處理工具212中的一或多者、及/或晶圓/晶粒運輸工具214可包含一或多個裝置1200及/或裝置1200的一或多個組件。如圖12中所繪示，裝置1200可包含匯流排1210、處理器1220、記憶體1230、輸入組件1240、輸出組件1250以及通信組件1260。
匯流排1210可包含致能裝置1200的組件之間的有線及/或無線通信的一或多個組件。匯流排1210可諸如經由操作性耦接、通信耦接、電子耦接及/或電耦接將圖12的兩個或更多個組件耦接在一起。處理器1220可包含中央處理單元、圖形處理單元、微處理器、控制器、微控制器、數位信號處理器、場可程式化閘陣列、專用積體電路及/或另一類型的處理組件。處理器1220以硬體、韌體或硬體與軟體的組合實施。在一些實施中，處理器1220可包含能夠經程式化以執行本文在別處所描述的一或多個操作或製程的一或多個處理器。
記憶體1230可包含揮發性及/或非揮發性記憶體。舉例而言，記憶體1230可包含隨機存取記憶體（RAM）、唯讀記憶體（read only memory；ROM）、硬碟機及/或另一類型的記憶體（例如，快閃記憶體、磁性記憶體及/或光學記憶體）。記憶體1230可包含內部記憶體（例如，RAM、ROM或硬碟機）及/或可拆卸記憶體（例如，可經由通用串列匯流排連接拆卸）。記憶體1230可為非暫時性電腦可讀媒體。記憶體1230儲存與裝置1200的操作相關的資訊、指令及/或軟體（例如，一或多個軟體應用程式）。在一些實施中，記憶體1230可包含諸如經由匯流排1210耦接至一或多個處理器（例如，處理器1220）的一或多個記憶體。
輸入組件1240使得裝置1200能夠接收輸入，諸如使用者輸入及/或所感測輸入。舉例而言，輸入組件1240可包含觸控式螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、開關、感測器、全球定位系統感測器、加速計、陀螺儀及/或致動器。輸出組件1250使得裝置1200能夠諸如經由顯示器、揚聲器及/或發光二極體提供輸出。通信組件1260使得裝置1200能夠經由有線連接及/或無線連接與其他元件通信。舉例而言，通信組件1260可包含接收器、傳輸器、收發器、數據機、網路介面卡及/或天線。
裝置1200可執行本文中所描述的一或多個操作或製程。舉例而言，非暫時性電腦可讀媒體（例如，記憶體1230）可儲存指令組（例如，一或多個指令或程式碼）以供處理器1220執行。處理器1220可執行所述指令組以執行本文中所描述的一或多個操作或製程。在一些實施中，藉由一或多個處理器1220來執行所述指令組，使得一或多個處理器1220及/或裝置1200執行本文中所描述的一或多個操作或製程。在一些實施中，固線式電路系統用於替代指令或與指令組合使用，以執行本文中所描述的一或多個操作或製程。另外或替代地，處理器1220可經組態以執行本文中所描述的一或多個操作或製程。因此，本文中所描述的實施不限於硬體電路系統與軟體的任何特定組合。
提供圖12中所繪示的組件的數目及配置作為實例。與圖12中所繪示的組件相比，裝置1200可包含額外組件、較少組件、不同組件或以不同方式配置的組件。另外或替代地，裝置1200的一組組件（例如，一或多個組件）可執行描述為由裝置1200的另一組組件執行的一或多個功能。
圖13為與形成半導體元件封裝相關聯的實例製程1300的流程圖。在一些實施中，圖13的一或多個製程區塊藉由一或多個半導體處理工具（例如，半導體處理工具集105至半導體處理工具集150中的一或多者、半導體處理工具202至半導體處理工具212中的一或多者）來執行。另外或替代地，圖13的一或多個製程區塊可藉由裝置1200的一或多個組件，諸如處理器1220、記憶體1230、輸入組件1240、輸出組件1250及/或通信組件1260，來執行。
如圖13中所繪示，製程1300可包含形成重佈線結構，所述重佈線結構包含一或多個介電層及包含於一或多個介電層中的多個金屬化層（區塊1310）。舉例而言，一或多個半導體處理工具可形成重佈線結構（例如，重佈線結構302、重佈線結構502、重佈線結構902），所述重佈線結構包含一或多個介電層（例如，一或多個介電層304、一或多個介電層504、一或多個介電層904）及包含於一或多個介電層中的多個金屬化層（例如，多個金屬化層306、多個金屬化層506、多個金屬化層906），如上文所描述。
如圖13中所繪示，製程1300可包含將第一半導體晶粒封裝附接至重佈線結構的第一側（區塊1320）。舉例而言，一或多個半導體處理工具可將第一半導體晶粒封裝附接至重佈線結構的第一側，如上文所描述。在一些實施中，第一半導體晶粒封裝包含記憶體晶粒封裝。在一些實施中，第一半導體晶粒封裝包含另一類型的半導體晶粒封裝，諸如邏輯晶粒封裝。
如圖13中所繪示，製程1300可包含在重佈線結構的第一側上形成一或多個延伸結構或將一或多個延伸結構附接至重佈線結構的第一側（區塊1330）。舉例而言，一或多個半導體處理工具可在重佈線結構的第一側上形成一或多個延伸結構，或將一或多個延伸結構附接至重佈線結構的第一側，如上文所描述。在一些實施中，一或多個延伸結構包含形成於重佈線結構的第一側上的一或多個導電延伸結構336（例如，一或多個金屬凸塊延伸部、一或多個TIV結構）。在一些實施中，一或多個延伸結構包含第二半導體晶粒封裝的多個導電結構532，所述多個導電結構532延伸穿過第二半導體晶粒封裝的半導體晶粒下方的第一聚合物層且延伸穿過第二半導體晶粒封裝的第一聚合物層下方的聚合物層。在此等實施中，將一或多個延伸結構附接至重佈線結構的第一側可包含將第二半導體晶粒封裝附接至重佈線結構的第一側，使得多個導電結構532連接至重佈線結構。在一些實施中，一或多個延伸結構包含附接至重佈線結構的第一側的轉接器結構934。在此等實施中，可將轉接器結構934附接至重佈線結構的第一側，且接著可將第二半導體晶粒封裝附接至轉接器結構934。替代地，可將轉接器結構934附接至第二半導體晶粒封裝，且接著可將轉接器結構934與第二半導體晶粒封裝的組合附接至重佈線結構的第一側。
如圖13中所繪示，製程1300可包含將第二半導體晶粒封裝附接至一或多個延伸結構，使得第一半導體晶粒封裝及第二半導體晶粒封裝並排地位於半導體元件封裝中（區塊1340）。舉例而言，一或多個半導體處理工具可將第二半導體晶粒封裝附接至一或多個延伸結構，使得第一半導體晶粒封裝及第二半導體晶粒封裝並排地位於半導體元件封裝中，如上文所描述。在一些實施中，第二半導體晶粒封裝包含SoC晶粒封裝。在一些實施中，第二半導體晶粒封裝包含另一類型的半導體晶粒封裝。
如圖13中進一步所繪示，製程1300可包含將第一半導體晶粒封裝及第二半導體晶粒封裝密封於重佈線結構的第一側上方的密封層中（區塊1350）。舉例而言，一或多個半導體處理工具可將第一半導體晶粒封裝及第二半導體晶粒封裝密封於重佈線結構的第一側上方的密封層（例如，密封層318、密封層518、密封層918）中，如上文所描述。
製程1300可包含額外實施，諸如任何單一實施或下文描述及/或結合本文中在別處描述的一或多個其他製程的實施的任何組合。
在第一實施中，製程1300包含在重佈線結構的與第一側相對的第二側上形成連接結構（例如，連接端子308、連接端子508、導電端子908）。
在第二實施中，單獨或與第一實施組合，第二半導體晶粒封裝的底部表面相對於重佈線結構的頂部表面的高度大致等於或相對大於半導體元件封裝中的第一半導體晶粒封裝的底部表面相對於重佈線結構的頂部表面的高度。
在第三實施中，單獨或與第一實施及第二實施中的一或多者組合，製程1300包含研磨密封層以使得經由密封層的頂部表面暴露第二半導體晶粒封裝的頂部表面。
在第四實施中，單獨或與第一實施至第三實施中的一或多者組合，製程1300包含在密封層上形成晶粒貼合膜（例如，DAF 338、DAF 540、DAF 954），以及在晶粒貼合膜上形成結構增強層（例如，結構增強層340、結構增強層542、結構增強層956）。
在第五實施中，單獨或與第一實施至第四實施中的一或多者組合，結構增強層包含疊層化合物（LC）帶、焊料釋放膜、聚苯并噻唑（PBO）膜、味之素累積膜（ABF）、非導電膏（NCP）或非導電膜（NCF）中的至少一者。
在第六實施中，單獨或與第一實施至第五實施中的一或多者組合，製程1300包含移除結構增強層的在第二半導體晶粒封裝上方的部分，以及移除晶粒貼合膜的在第二半導體晶粒封裝上方的部分，使得第二半導體晶粒封裝的頂部表面經由結構增強層及晶粒貼合膜暴露。
儘管圖13展示製程1300的實例區塊，但在一些實施中，與圖13中所描繪的區塊相比，製程1300包含額外區塊、較少區塊、不同區塊或以不同方式配置的區塊。另外或替代地，可並行地執行製程1300中的兩個或更多個區塊。
以此方式，將SoC晶粒封裝附接至半導體元件封裝的重佈線結構，使得SoC晶粒封裝（或另一類型的半導體封裝）的頂部表面位於鄰近記憶體晶粒封裝（或另一類型的半導體封裝）的頂部表面上方。換言之，SoC晶粒的頂部表面在半導體元件封裝中高於鄰近記憶體元件晶粒的頂部表面或處於較鄰近記憶體元件晶粒的頂部表面更高的位置。此可經由使用本文中所描述的增加SoC晶粒封裝的高度（此使得SoC晶粒封裝的頂部表面能夠位於鄰近記憶體晶粒封裝的頂部表面上方）的各種附接結構來達成。在將記憶體晶粒封裝及SoC晶粒封裝密封於密封層中之後，向下研磨密封層。SoC晶粒封裝的頂部表面位於鄰近記憶體晶粒封裝的頂部表面上方使得SoC晶粒封裝的頂部表面在研磨操作之後經由密封層暴露。此使得熱能夠經由SoC晶粒封裝的頂部表面耗散。舉例而言，可將熱熱傳遞至蓋子（例如，IHS）或另一類型的熱耗散結構。
如上文更詳細地描述，本文中所描述的一些實施提供一種半導體元件封裝。半導體元件封裝包含重佈線結構，所述重佈線結構包含一或多個介電層及包含於一或多個介電層中的多個金屬化層。半導體元件封裝包含附接至重佈線結構的第一側的多個連接端子。半導體元件封裝包含附接至與重佈線結構的第一側相對的重佈線結構的第二側的第一半導體晶粒封裝。半導體元件封裝包含附接至重佈線結構的第二側的多個導電延伸結構。該半導體元件封裝包含附接至多個導電延伸結構的第二半導體晶粒封裝，其中第一半導體晶粒封裝及第二半導體晶粒封裝並排地位於半導體元件封裝中，且其中第二半導體晶粒封裝的頂部表面相對於重佈線結構的頂部表面的高度大致等於或相對大於半導體元件封裝中的第一半導體晶粒封裝的頂部表面相對於重佈線結構的頂部表面的高度。
如上文更詳細地描述，本文中所描述的一些實施提供一種半導體元件封裝。半導體元件封裝包含重佈線結構，所述重佈線結構包含一或多個介電層及包含於一或多個介電層中的多個金屬化層。半導體元件封裝包含附接至重佈線結構的第一側的多個連接端子。半導體元件封裝包含附接至與重佈線結構的第一側相對的重佈線結構的第二側的第一半導體晶粒封裝。半導體元件封裝包含與第一半導體晶粒封裝並排且附接至重佈線結構的第二側的第二半導體晶粒封裝，所述第二半導體晶粒封裝包括：半導體晶粒；在半導體晶粒下方且與重佈線結構耦接的多個導電結構；半導體晶粒下方的第一聚合物層；第一聚合物層下方的第二聚合物層，其中多個導電結構延伸穿過第一聚合物層及第二聚合物層。
如上文更詳細地描述，本文中所描述的一些實施提供一種半導體元件封裝。半導體元件封裝包含重佈線結構，所述重佈線結構包含一或多個介電層及包含於一或多個介電層中的多個金屬化層。半導體元件封裝包含附接至重佈線結構的第一側的多個連接端子。半導體元件封裝包含附接至與重佈線結構的第一側相對的重佈線結構的第二側的第一半導體晶粒封裝。該半導體元件封裝包含附接至重佈線結構的第二側的轉接器結構。半導體元件封裝包含附接至轉接器結構的第二半導體晶粒封裝，其中第一半導體晶粒封裝及第二半導體晶粒封裝並排地位於半導體元件封裝中，且其中第二半導體晶粒封裝的頂部表面與半導體元件封裝中的第一半導體晶粒封裝的頂部表面大致共面或位於第一半導體晶粒封裝的頂部表面上方。
前文概述若干實施例的特徵，使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於進行本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中進行各種改變、替代以及更改。
100, 200:環境 105:RDL工具集 110:平坦化工具集 115:連接工具集 120:ATE工具集 125:單體化工具集 130:晶粒貼合工具集 135:密封工具集 140:PCB工具集 145:SMT工具集 150:成品工具集 155:運輸工具集 202:沉積工具 204:曝光工具 206:顯影器工具 208:蝕刻工具 210:平坦化工具 212:鍍覆工具 214:晶圓/晶粒運輸工具 300, 500, 900:半導體元件封裝 302, 326, 502, 526, 902, 926:重佈線結構 304, 504, 528, 904:介電層 306, 330, 506, 530, 906, 930, 938, 940:金屬化層 308, 508, 908:導電端子/連接端子 310, 510, 910:IPD 312, 512, 912:微型凸塊 314, 316, 514, 516, 914, 916:半導體晶粒封裝 318, 518, 918:密封層 320, 324, 520, 524, 920, 924:半導體晶粒 322, 334, 522, 534, 922, 948, 952:連接結構 328, 928:介電層 332, 404, 406, 548, 804, 806, 932, 946, 950, 1104, 1106:導電襯墊 336, 532:導電延伸結構 338, 540, 954, 1006:DAF 340, 542, 956:結構增強層 342, 544, 604, 704, 958:開口 400, 600, 700, 800, 1000, 1100:實施 402, 802, 1004, 1102:載體基底 408, 410, 808, 810, 1108, 1110:框架 412, 812, 1112:封裝基底 414, 814, 1114:底部填充材料 416, 816, 1116:導電端子 536:第一聚合物層 538:第二聚合物層 546, 944:電子組件 602, 702:導電部分 934:轉接器結構 936:矽插入件 942:TSV結構 1002:凹部 1200:裝置 1210:匯流排 1220:處理器 1230:記憶體 1240:輸入組件 1250:輸出組件 1260:通信組件 1300:製程 1310, 1320, 1330, 1340, 1350:區塊 H1, H2, H3, H4:高度
當結合隨附圖式閱讀時，根據以下詳細描述最佳地理解本揭露的態樣。應注意，根據業界中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清楚的目的，可任意地增加或減小各種特徵的尺寸。 圖1為可實施本文中所描述的系統及/或方法的實例環境的圖。 圖2為可實施本文中所描述的系統及/或方法的實例環境的圖。 圖3A及圖3B為本文中所描述的半導體元件封裝的實例實施的圖。 圖4A至圖4J為形成本文中所描述的半導體元件封裝的實例實施的圖。 圖5A至圖5D為本文中所描述的半導體元件封裝的實例實施的圖。 圖6A至圖6F為形成本文中所描述的半導體晶粒封裝的實例實施的圖。 圖7A至圖7F為形成本文中所描述的半導體晶粒封裝的實例實施的圖。 圖8A至圖8I為形成本文中所描述的半導體元件封裝的實例實施的圖。 圖9A及圖9B為本文中所描述的半導體元件封裝的實例實施的圖。 圖10A至圖10H為形成本文中所描述的轉接器結構的實例實施的圖。 圖11A至圖11J為形成本文中所描述的半導體元件封裝的實例實施的圖。 圖12為本文中所描述的裝置的實例組件的圖。 圖13為與形成半導體元件封裝相關聯的實例製程的流程圖。
300:半導體元件封裝
302、326:重佈線結構
304:第一介電層
306、330:金屬化層
308:導電端子/連接端子
310:IPD
312:微型凸塊
314、316:半導體晶粒封裝
318:密封層
320、324:半導體晶粒
322、334:連接結構
328:介電層
332:導電襯墊
336:導電延伸結構
338:DAF
340:結構增強層
342:開口

Claims (20)

  1. 一種半導體元件封裝，包括： 重佈線結構，包括： 一或多個介電層；以及 多個金屬化層，包含於所述一或多個介電層中； 多個連接端子，附接至所述重佈線結構的第一側； 第一半導體晶粒封裝，附接至與所述重佈線結構的第一側相對的所述重佈線結構的第二側； 多個導電延伸結構，附接至所述重佈線結構的第二側；以及 第二半導體晶粒封裝，附接至所述多個導電延伸結構， 其中所述第一半導體晶粒封裝及所述第二半導體晶粒封裝並排地位於所述半導體元件封裝中，以及 其中所述第二半導體晶粒封裝的頂部表面相對於所述重佈線結構的頂部表面的高度大致等於或相對大於所述半導體元件封裝中的所述第一半導體晶粒封裝的頂部表面相對於所述重佈線結構的頂部表面的高度。
  2. 如請求項1所述的半導體元件封裝，其中所述第二半導體晶粒封裝的底部表面相對於所述重佈線結構的頂部表面的高度大致等於或相對大於所述半導體元件封裝中的所述第一半導體晶粒封裝的底部表面相對於所述重佈線結構的頂部表面的高度。
  3. 如請求項1所述的半導體元件封裝，更包括： 密封層，圍繞所述第一半導體晶粒封裝及所述第二半導體晶粒封裝。
  4. 如請求項3所述的半導體元件封裝，其中所述第二半導體晶粒封裝的頂部表面經由所述密封層的頂部表面暴露。
  5. 如請求項3所述的半導體元件封裝，更包括： 晶粒貼合膜，位於所述密封層上；以及 結構增強層，位於所述晶粒貼合膜上。
  6. 如請求項5所述的半導體元件封裝，其中所述第二半導體晶粒封裝的頂部表面經由所述晶粒貼合膜且經由所述結構增強層暴露。
  7. 如請求項5所述的半導體元件封裝，其中所述結構增強層包括以下中的至少一者： 疊層化合物（LC）帶， 焊料釋放膜， 聚苯并噻唑（PBO）膜， 味之素累積膜（ABF）， 非導電膏（NCP），或 非導電膜（NCF）。
  8. 一種半導體元件封裝，包括： 重佈線結構，包括： 一或多個介電層；以及 多個金屬化層，包含於所述一或多個介電層中； 多個連接端子，附接至所述重佈線結構的第一側； 第一半導體晶粒封裝，附接至與所述重佈線結構的第一側相對的所述重佈線結構的第二側；以及 第二半導體晶粒封裝，與所述第一半導體晶粒封裝並排且附接至所述重佈線結構的第二側，包括： 半導體晶粒； 多個導電結構，位於所述半導體晶粒下方且與所述重佈線結構耦接； 第一聚合物層，位於所述半導體晶粒下方；以及 第二聚合物層，位於所述第一聚合物層下方； 其中所述多個導電結構延伸穿過所述第一聚合物層及所述第二聚合物層。
  9. 如請求項8所述的半導體元件封裝，其中所述第二半導體晶粒封裝更包括： 一或多個積體被動元件（IPD），位於所述第一聚合物層中及所述半導體晶粒與所述第二聚合物層之間。
  10. 如請求項9所述的半導體元件封裝，其中所述第二半導體晶粒封裝更包括： 多個導電襯墊，位於所述第一聚合物層中， 其中所述多個導電結構與所述多個導電襯墊耦接，以及 其中所述一或多個IPD與所述多個導電襯墊耦接。
  11. 如請求項8所述的半導體元件封裝，其中所述第二半導體晶粒封裝更包括： 一或多個主動半導體元件，位於所述第一聚合物層中及所述半導體晶粒與所述第二聚合物層之間。
  12. 如請求項8所述的半導體元件封裝，其中所述第二半導體晶粒封裝更包括： 另一重佈線結構，位於所述半導體晶粒與所述第一聚合物層之間， 其中所述多個導電結構與所述另一重佈線結構耦接。
  13. 如請求項8所述的半導體元件封裝，更包括： 晶粒貼合膜，位於所述第一半導體晶粒封裝上方；以及 結構增強層，位於所述晶粒貼合膜上。
  14. 如請求項13所述的半導體元件封裝，其中所述第二半導體晶粒封裝的所述半導體晶粒的頂部表面經由所述晶粒貼合膜且經由所述結構增強層暴露。
  15. 一種半導體元件封裝，包括： 重佈線結構，包括： 一或多個介電層；以及 多個金屬化層，包含於所述一或多個介電層中； 多個連接端子，附接至所述重佈線結構的第一側； 第一半導體晶粒封裝，附接至與所述重佈線結構的第一側相對的所述重佈線結構的第二側； 轉接器結構，附接至所述重佈線結構的第二側；以及 第二半導體晶粒封裝，附接至所述轉接器結構， 其中所述第一半導體晶粒封裝及所述第二半導體晶粒封裝並排地位於所述半導體元件封裝中，以及 其中所述第二半導體晶粒封裝的頂部表面與所述半導體元件封裝中的所述第一半導體晶粒封裝的頂部表面大致共面或位於所述第一半導體晶粒封裝的頂部表面上方。
  16. 如請求項15所述的半導體元件封裝，其中所述轉接器結構包括： 矽插入件； 第一金屬化層，位於所述矽插入件的第一側上； 第二金屬化層，位於與所述插入件的第一側相對的所述矽插入件的第二側上；以及 多個矽穿孔（TSV）結構，延伸穿過所述矽插入件且與所述第一金屬化層及所述第二金屬化層耦接。
  17. 如請求項16所述的半導體元件封裝，其中所述轉接器結構更包括： 多個第一導電襯墊，位於所述第一金屬化層上；以及 多個第一連接結構，位於所述多個第一導電襯墊上， 其中所述多個第一連接結構與所述重佈線結構耦接。
  18. 如請求項17所述的半導體晶粒封裝，其中所述轉接器結構更包括： 多個第二導電襯墊，位於所述第二金屬化層上；以及 多個第二連接結構，位於所述多個第二導電襯墊上， 其中所述多個第二連接結構與所述第二半導體晶粒封裝的另一重佈線結構耦接。
  19. 如請求項16所述的半導體元件封裝，其中所述轉接器結構更包括以下中的至少一者： 一或多個積體被動元件（IPD），位於所述矽插入件中，或 一或多個主動半導體元件，位於所述矽插入件中。
  20. 如請求項15所述的半導體元件封裝，更包括： 密封層，圍繞所述第一半導體晶粒封裝及所述第二半導體晶粒封裝； 晶粒貼合膜，位於所述密封層上；以及 結構增強層，位於所述晶粒貼合膜上， 其中所述第二半導體晶粒封裝的頂部表面經由所述密封層的頂部表面暴露、經由所述晶粒貼合膜暴露且經由所述結構增強層暴露。
TW112107985A 2022-09-27 2023-03-06 半導體元件封裝 TW202414706A (zh)

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