TW202403878A - 半導體元件 - Google Patents

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金容錫
河大元
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南韓商三星電子股份有限公司
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Abstract

一種半導體元件可包括：第一導電線，位於基板上且在第一方向上彼此間隔開；第二導電線，在第二方向上與第一導電線間隔開；第三導電線，在第二方向上與第二導電線間隔開；閘極電極，位於第一導電線與第二導電線之間以及第二導電線與第三導電線之間且在第一方向上延伸；鐵電圖案，位於閘極電極的相應的側表面上；閘極絕緣圖案，位於閘極電極的相應的側表面上且與閘極電極的相應的側表面間隔開，鐵電圖案分別位於閘極絕緣圖案與閘極電極的相應的側表面之間；以及通道圖案，沿著閘極絕緣圖案的相應的側表面延伸。通道圖案中的每一者可分別電性連接至第二導電線且可分別電性連接至第一導電線或第三導電線。

Description

半導體裝置
[相關申請案的交叉參考]
本美國非臨時專利申請案根據35 U.S.C. §119主張優先於在2022年7月7日在韓國智慧財產局提出申請的韓國專利申請案第10-2022-0083570號，所述韓國專利申請案的全部內容併入本案供參考。
本揭露是有關於一種半導體元件及其製作方法，且具體而言是有關於一種包括鐵電場效電晶體的半導體記憶體元件及其製作方法。
半導體記憶體元件一般被分類為揮發性記憶體元件及非揮發性記憶體元件。揮發性記憶體元件在其電源中斷時會丟失所儲存的資料，且例如包括動態隨機存取記憶體（dynamic random access memory，DRAM）元件及靜態隨機存取記憶體（static random access memory，SRAM）元件。非揮發性記憶體元件即使在其電源中斷時亦維持所儲存的資料，且例如包括可程式化唯讀記憶體（programmable read only memory，PROM）、可抹除PROM（erasable PROM，EPROM）、電性EPROM（electrically EPROM，EEPROM）及快閃記憶體元件。另外，為了滿足對具有高效能及低功耗的半導體記憶體元件的日益增長的需求，人們正在開發下一代非揮發性半導體記憶體元件，例如磁性隨機存取記憶體（magnetic random access memory，MRAM）元件、相變隨機存取記憶體（phase-change random access memory，PRAM）元件及鐵電隨機存取記憶體（ferroelectric random access memory，FeRAM）元件。由於需要一種具有高積體密度及高效能的半導體元件，人們正在進行各種研究以開發出具有不同性質的半導體元件。
本發明概念的實施例提供一種經高度積體的半導體元件及其製作方法。
本發明概念的實施例提供一種具有改善的操作特性及可靠性特性的半導體元件及其製作方法。
根據本發明概念的實施例，一種半導體元件可包括：多條第一導電線，位於基板上且在與基板的頂表面垂直的第一方向上彼此間隔開；多條第二導電線，在與基板的頂表面平行的第二方向上與所述多條第一導電線間隔開；多條第三導電線，在第二方向上與所述多條第二導電線間隔開；多個閘極電極，位於所述多條第一導電線與所述多條第二導電線之間以及所述多條第二導電線與所述多條第三導電線之間且在第一方向上延伸；多個鐵電圖案，位於所述多個閘極電極的相應的側表面上；多個閘極絕緣圖案，位於所述多個閘極電極的相應的側表面上且與所述多個閘極電極的相應的側表面間隔開，所述多個鐵電圖案分別位於所述多個閘極絕緣圖案與所述多個閘極電極的相應的側表面之間；以及多個通道圖案，沿著所述多個閘極絕緣圖案的相應的側表面延伸。所述多個通道圖案中的每一者可電性連接至所述多條第二導電線中的相應一者且可電性連接至所述多條第一導電線中的相應一者或所述多條第三導電線中的相應一者。
根據本發明概念的實施例，一種半導體元件可包括：多個第一絕緣圖案，堆疊於基板上且在與基板的頂表面垂直的第一方向上彼此間隔開；多條第一導電線及多條第二導電線，位於基板上，其中所述多條第二導電線在與基板的頂表面平行的第二方向上與所述多條第一導電線間隔開；第一閘極電極，與所述多條第一導電線及所述多條第二導電線間隔開且在第一方向上延伸；多個通道圖案，在第一方向上彼此間隔開且沿著第一閘極電極的側表面延伸；鐵電圖案，位於所述多個通道圖案與第一閘極電極之間；以及閘極絕緣圖案，位於所述多個通道圖案與鐵電圖案之間。所述多個第一絕緣圖案可在第一方向上與所述多個通道圖案交替地堆疊且所述多個通道圖案可分別電性連接至所述多條第二導電線。
根據本發明概念的實施例，一種半導體元件可包括：基板；多條第一導電線，位於基板上且在與基板的頂表面垂直的第一方向上彼此間隔開；多條第二導電線，在與基板的頂表面平行的第二方向上與所述多條第一導電線間隔開；多條第三導電線，在第二方向上與所述多條第二導電線間隔開，所述多條第二導電線位於所述多條第一導電線與所述多條第三導電線之間；多個閘極電極，位於基板上，彼此間隔開，且在第一方向上延伸，所述多個閘極電極包括位於所述多條第一導電線與所述多條第二導電線之間的第一閘極電極、以及位於所述多條第二導電線與所述多條第三導電線之間的第二閘極電極；多個通道圖案，沿著所述多個閘極電極的相應的側表面延伸；多個鐵電圖案，位於所述多個閘極電極的相應的側表面上；多個閘極絕緣圖案，位於所述多個閘極電極的相應的側表面上且與所述多個閘極電極的相應的側表面間隔開，所述多個鐵電圖案分別位於多個閘極絕緣圖案與所述多個閘極電極的相應的側表面之間；以及多個第一絕緣圖案，在第一方向上與所述多個通道圖案中的通道圖案交替地堆疊。第一閘極電極與第二閘極電極可在第三方向上相對於彼此偏置開，第三方向平行於基板的頂表面且不平行於第二方向。所述多個通道圖案中的每一者可電性連接至所述多條第二導電線中的相應一者且可電性連接至所述多條第一導電線中的相應一者或所述多條第三導電線中的相應一者。
現在將參照其中示出實例性實施例的附圖來更全面地闡述本發明概念的實例性實施例。圖式中相同的參考編號表示相同的構件，且因此將省略其說明。
圖1是示出根據本發明概念實施例的半導體元件的示意性立體圖。圖2是示出根據本發明概念實施例的半導體元件的平面圖。圖3是沿著圖2所示線A-A'截取的截面圖。
參照圖1至圖3，在基板100上可依序設置有層間絕緣層102及蝕刻停止層104。層間絕緣層102可設置於基板100與蝕刻停止層104之間。基板100可包括半導體基板（例如，矽基板、鍺基板或矽-鍺基板等）。層間絕緣層102可由氧化矽、氮化矽及/或氮氧化矽中的至少一者形成或者包含氧化矽、氮化矽及/或氮氧化矽中的至少一者，且蝕刻停止層104可由金屬氧化物（例如，氧化鋁）中的至少一者形成或者包含金屬氧化物（例如，氧化鋁）中的至少一者。
在蝕刻停止層104上可設置有堆疊SS。堆疊SS可包括：第一導電線CL1，在與基板100的頂表面100U垂直的第一方向D1上彼此分隔開；第二導電線CL2，在與基板100的頂表面100U平行的第二方向D2上與第一導電線CL1間隔開；以及第三導電線CL3，在第二方向D2上與第二導電線CL2間隔開。第二導電線CL2可設置於第一導電線CL1與第三導電線CL3之間。第一導電線CL1可在第三方向D3上延伸，第三方向D3平行於基板100的頂表面100U且不平行於第二方向D2。如本文中所使用的「構件A在方向X上延伸」（或類似語言）可意指構件A在方向X上縱向地延伸。第二導電線CL2可在第一方向D1上彼此間隔開且可在第三方向D3上延伸。第二導電線CL2可在第三方向D3上延伸且平行於第一導電線CL1。第三導電線CL3可在第一方向D1上彼此間隔開且可在第三方向D3上延伸。舉例而言，第三導電線CL3可在第三方向D3上延伸以平行於第二導電線CL2。
第一導電線CL1、第二導電線CL2及第三導電線CL3可由導電材料（例如，經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合）中的至少一者形成或者包含導電材料（例如，經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合）中的至少一者。舉例而言，第一導電線CL1、第二導電線CL2及第三導電線CL3可由如下材料形成或者包含如下材料：經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者，但本發明概念並不限於該些實例。第一導電線CL1、第二導電線CL2及第三導電線CL3可由二維半導體材料（例如，石墨烯、碳奈米管或其組合）中的至少一者形成或者包含二維半導體材料（例如，石墨烯、碳奈米管或其組合）中的至少一者。
堆疊SS可更包括閘極電極GE。閘極電極GE可包括：第一閘極電極GE1，設置於第一導電線CL1與第二導電線CL2之間；以及第二閘極電極GE2，設置於第二導電線CL2與第三導電線CL3之間。閘極電極GE可被設置成與第一導電線CL1、第二導電線CL2及第三導電線CL3交叉。位於第一導電線CL1與第二導電線CL2之間的第一閘極電極GE1可在第三方向D3上彼此間隔開且可在第一方向D1上延伸。位於第二導電線CL2與第三導電線CL3之間的第二閘極電極GE2可在第三方向D3上彼此間隔開且可在第一方向D1上延伸。閘極電極GE可由如下材料形成或者包含如下材料：經摻雜的複晶矽、金屬、導電金屬氮化物、導電金屬矽化物、導電金屬氧化物或其組合中的至少一者。舉例而言，閘極電極GE可由如下材料形成或者包含如下材料：經摻雜的複晶矽、Al、Cu、Ti、Ta、Ru、W、Mo、Pt、Ni、Co、TiN、TaN、WN、NbN、TiAl、TiAlN、TiSi、TiSiN、TaSi、TaSiN、RuTiN、NiSi、CoSi、IrOx、RuOx或其組合中的至少一者，但本發明概念並不限於該些實例。
堆疊SS可更包括鐵電圖案FP。鐵電圖案FP可被設置成圍繞閘極電極GE的側表面GE_S及底表面。鐵電圖案FP可與閘極電極GE接觸。鐵電圖案FP的頂表面可在第一方向D1上位於與閘極電極GE的頂表面實質上相同的水準處。鐵電圖案FP可由具有鐵電性質的氧化鉿形成或者包含具有鐵電性質的氧化鉿。鐵電圖案FP可更包含摻雜劑，且在實施例中，摻雜劑可為Zr、Si、Al、Y、Gd、La、Sc或Sr中的至少一者。舉例而言，鐵電圖案FP可由如下材料形成或者包含如下材料：HfO 2、HfZnO、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或其組合中的至少一者。鐵電圖案FP可具有正交晶相（orthorhombic phase）。
堆疊SS可更包括金屬圖案MP。金屬圖案MP可被設置成圍繞閘極電極的側表面GE_S且可與閘極電極GE的側表面GE_S間隔開，鐵電圖案FP夾置於在金屬圖案MP與閘極電極GE的側表面GE_S之間。金屬圖案MP可被設置成圍繞鐵電圖案FP的側表面及底表面。金屬圖案MP可與鐵電圖案FP接觸。金屬圖案MP可由金屬材料（例如，Pt）及/或金屬氧化物（例如，RuO 2、IrO 2及/或LaSrCoO 3）中的至少一者形成或者包含金屬材料（例如，Pt）及/或金屬氧化物（例如，RuO 2、IrO 2及/或LaSrCoO 3）中的至少一者。金屬圖案MP可用於容易地維持鐵電圖案FP的極化。
堆疊SS可更包括閘極絕緣圖案GI。閘極絕緣圖案GI可被設置成圍繞閘極電極的側表面GE_S且可與閘極電極GE的側表面GE_S間隔開，鐵電圖案FP及金屬圖案MP夾置於閘極絕緣圖案GI與閘極電極GE的側表面GE_S之間。閘極絕緣圖案GI可被設置成圍繞金屬圖案MP的側表面及底表面。閘極絕緣圖案GI可與金屬圖案MP接觸。閘極絕緣圖案GI可由氧化矽、氮氧化矽、介電常數高於氧化矽的高k介電材料或其組合中的至少一者形成或者包含氧化矽、氮氧化矽、介電常數高於氧化矽的高k介電材料或其組合中的至少一者。高k介電材料可由金屬氧化物或金屬氧氮化物形成或者包含金屬氧化物或金屬氧氮化物。
堆疊SS可更包括多個通道圖案CH，所述多個通道圖案CH被設置成圍繞閘極電極GE中的每一者的側表面GE_S。通道圖案CH可被設置成圍繞閘極電極GE中的對應一者的側表面GE_S且可在第一方向D1上彼此間隔開。舉例而言，通道圖案CH可與閘極電極GE的側表面GE_S間隔開，鐵電圖案FP、金屬圖案MP及閘極絕緣圖案GI夾置於通道圖案CH與閘極電極GE的側表面GE_S之間。所述多個通道圖案CH可設置於第一導電線CL1與第二導電線CL2之間以及第二導電線CL2與第三導電線CL3之間。通道圖案CH可分別連接至第二導電線CL2。通道圖案CH可分別連接至第一導電線CL1或第三導電線CL3。通道圖案CH中的每一者可連接至第二導電線CL2中的對應一者且可連接至第一導電線CL1或第三導電線CL3中的對應一者。通道圖案CH中的每一者可夾置於對應的第二導電線CL2與對應的第一導電線CL1之間或者對應的第二導電線CL2與對應的第三導電線CL3之間。當在截面圖中觀察時，通道圖案CH中的每一者可與對應的第二導電線CL2及對應的第一導電線CL1交疊（例如，在第二方向D2上交疊）或者可與對應的第二導電線CL2及對應的第三導電線CL3交疊。在實施例中，對應的第二導電線CL2與第三導電線CL3可水平地（例如，在第二方向D2上）彼此交疊。在實施例中，對應的第二導電線CL2與第一導電線CL1可水平地（例如，在第二方向D2上）彼此交疊。另外，第一閘極電極GE1可在第二方向D2上與第一導電線CL1及第二導電線CL2交疊，且第二閘極電極GE2可在第二方向D2上與第二導電線CL2及第三導電線CL3交疊。
第一導電線CL1中的每一者可在第三方向D3上延伸且可連接至圍繞閘極電極GE的相應的側表面GE_S的通道圖案CH中的相鄰的通道圖案CH。第二導電線CL2中的每一者可在第三方向D3上延伸且可連接至圍繞閘極電極GE的相應的側表面GE_S的通道圖案CH中的相鄰的通道圖案CH。第三導電線CL3中的每一者可在第三方向D3上延伸且可連接至圍繞閘極電極GE的相應的側表面GE_S的通道圖案CH中的相鄰的通道圖案CH。
通道圖案CH中的每一者可被設置成圍繞閘極絕緣圖案GI的側表面。通道圖案CH中的每一者可與圍繞對應的閘極電極GE的閘極絕緣圖案GI接觸。通道圖案CH可由矽（例如，複晶矽、經摻雜的矽或單晶矽）、鍺、矽-鍺或氧化物半導體材料中的至少一者形成或者包含矽（例如，複晶矽、經摻雜的矽或單晶矽）、鍺、矽-鍺或氧化物半導體材料中的至少一者。氧化物半導體材料可包括InGaZnO（IGZO）、Sn-InGaZnO、InWO（IWO）、CuS2、CuSe2、WSe2、InGaSiO、InSnZnO、InZnO（IZO）、ZnO、ZnTiO（ZTO）、YZnO（YZO）、ZnSnO、ZnON、ZrZnSnO、SnO、HfInZnO、GaZnSnO、AlZnSnO、YbGaZnO、InGaO或其組合。通道圖案CH可由二維半導體材料（例如，MoS 2、MoSe 2、WS 2、石墨烯、碳奈米管或其組合）中的至少一者形成或者包含二維半導體材料（例如，MoS 2、MoSe 2、WS 2、石墨烯、碳奈米管或其組合）中的至少一者。
堆疊SS可更包括第一絕緣圖案106，第一絕緣圖案106在第一方向D1上彼此間隔開且夾置於通道圖案CH之間。第一絕緣圖案106與通道圖案CH可在第一方向D1上交替地堆疊。通道圖案CH可藉由第一絕緣圖案106彼此電性分隔開或者彼此電性斷開。第一絕緣圖案106中的每一者可被設置成圍繞對應的閘極電極GE的側表面GE_S。第一絕緣圖案106可延伸至第一導電線CL1之間的區、第二導電線CL2之間的區及第三導電線CL3之間的區中。舉例而言，第一導電線CL1、第二導電線CL2及第三導電線CL3可各自在第一方向D1上與第一絕緣圖案106交替地堆疊。第一絕緣圖案106可與閘極絕緣圖案GI的側表面接觸。在實施例中，第一絕緣圖案106可由氧化矽形成或者包含氧化矽。
在蝕刻停止層104上及堆疊SS的兩個側上可設置有絕緣側壁圖案130。絕緣側壁圖案130可在第二方向D2上彼此間隔開，堆疊SS夾置於絕緣側壁圖案130之間。絕緣側壁圖案130可在第一方向D1及第三方向D3上延伸。絕緣側壁圖案130中的一者可在第一方向D1上延伸以覆蓋第一導電線CL1的側表面及第一絕緣圖案106的側表面且亦可沿著第一導電線CL1的側表面在第三方向D3上延伸。絕緣側壁圖案130中的另一者可在第一方向D1上延伸以覆蓋第三導電線CL3的側表面及第一絕緣圖案106的側表面且亦可沿著第三導電線CL3的側表面在第三方向D3上延伸。絕緣側壁圖案130可由例如氧化矽、氮化矽及/或氮氧化矽中的至少一者形成或者包含例如氧化矽、氮化矽及/或氮氧化矽中的至少一者。
對應的閘極電極GE、圍繞對應的閘極電極GE的側表面GE_S的鐵電圖案FP、圍繞鐵電圖案FP的側表面的金屬圖案MP、圍繞金屬圖案MP的側表面的閘極絕緣圖案GI、以及連接至閘極絕緣圖案GI（例如，圍繞閘極絕緣圖案GI的側表面）的通道圖案CH可構成鐵電場效電晶體。在實施例中，第一導電線CL1及第三導電線CL3可用作位元線，且第二導電線CL2可用作源極線。
連接至第二導電線CL2的通道圖案CH可連接至對應的閘極電極GE。即，第一閘極電極GE1與第二閘極電極GE2可共享對應的第二導電線CL2。作為實例，對應的第二導電線CL2可用作源極線。因此，與以平面方式（例如，在第二方向D2上）設置多個鐵電場效電晶體的情形相比，可減小胞元陣列的面積及體積。因此，可增大半導體元件的積體密度且改善半導體元件的結構穩定性。
圖4是示意性地示出根據本發明概念實施例的半導體元件的立體圖。圖5是示出根據本發明概念實施例的半導體元件的平面圖。為了簡潔起見，下文將主要闡述與參照圖1至圖3闡述的半導體元件不同的特徵。
參照圖4及圖5，第一閘極電極GE1與第二閘極電極GE2可在第三方向D3上相對於彼此偏置開。如本文中所使用的「構件A與元件B偏置開」意指構件A可不與構件B沿著第二方向D2對準。舉例而言，第一閘極電極GE1與第二閘極電極GE2可不沿著第二方向D2彼此對準。舉例而言，除了第二方向D2之外，第一閘極電極GE1與第二閘極電極GE2亦可在第三方向D3上彼此間隔開。換言之，第一閘極電極GE1與第二閘極電極GE2可以鋸齒形狀佈置。
與參照圖1至圖3闡述的半導體元件相比，在其中第一閘極電極GE1與第二閘極電極GE2偏置開的情形中，第一閘極電極GE1與第二閘極電極GE2之間的距離可增大。因此，可減少擾動問題（其中閘極電極GE受到施加至臨近的閘極電極GE的電壓的電性影響）。因此，可改善半導體元件的操作特性及可靠性特性。
圖6是示出根據本發明概念實施例的半導體元件的平面圖。圖7是沿著圖6所示線A-A'截取的截面圖。為了簡潔起見，下文將主要闡述與參照圖1至圖3闡述的半導體元件不同的特徵。
參照圖6及圖7，堆疊SS可包括：通道圖案CH，設置於閘極電極GE中的對應一者的側表面GE_S上；鐵電圖案FP，位於通道圖案CH與對應的閘極電極GE之間；以及閘極絕緣圖案GI，位於通道圖案CH與鐵電圖案FP之間。在本實施例中，堆疊SS可不包括參照圖1至圖3闡述的位於鐵電圖案FP與閘極絕緣圖案GI之間的金屬圖案MP。閘極絕緣圖案GI可圍繞對應的閘極電極GE的側表面GE_S且可與對應的閘極電極GE的側表面GE_S間隔開，鐵電圖案FP夾置於閘極絕緣圖案GI與對應的閘極電極GE的側表面GE_S之間。閘極絕緣圖案GI可與鐵電圖案FP的側表面接觸。
對應的閘極電極GE、圍繞對應的閘極電極GE的側表面GE_S的鐵電圖案FP、圍繞鐵電圖案FP的側表面的閘極絕緣圖案GI、以及連接至閘極絕緣圖案GI（例如，圍繞閘極絕緣圖案GI的側表面）的通道圖案CH可構成鐵電場效電晶體。除了上述差異之外，根據本實施例的半導體元件可被配置成具有與參照圖1至圖3闡述的半導體元件實質上相同的特徵。
圖8、圖10、圖12、圖14、圖16、圖18、圖20及圖22是示出根據本發明概念實施例的製作半導體元件的方法的平面圖，且圖9、圖11、圖13、圖15、圖17、圖19、圖21及圖23分別是沿著圖8、圖10、圖12、圖14、圖16、圖18、圖20及圖22所示線A-A'截取的截面圖。出於說明的簡明起見，先前參照圖1至圖3闡述的構件可由相同的參考編號來標識，而不對重複的說明進行重複。
參照圖8及圖9，可在基板100上依序形成層間絕緣層102及蝕刻停止層104。可在蝕刻停止層104上堆疊第一絕緣層106與第二絕緣層108。第一絕緣層106與第二絕緣層108可在與基板100的頂表面100U垂直的第一方向D1上交替地堆疊。第一絕緣層106中的最下部第一絕緣層106可夾置於第二絕緣層108中的最下部第二絕緣層108與蝕刻停止層104之間，且第一絕緣層106中的最上部第一絕緣層106可設置於第二絕緣層108中的最上部第二絕緣層108上。在實施例中，第一絕緣層106可由氧化矽形成或者包含氧化矽。第二絕緣層108可由相對於第一絕緣層106具有蝕刻選擇性的材料（例如，氮化矽）形成或者包含相對於第一絕緣層106具有蝕刻選擇性的材料（例如，氮化矽）。
參照圖10及圖11，可在第一絕緣層106及第二絕緣層108中形成第一溝渠T1。第一溝渠T1中的每一者可被形成為在第一方向D1上穿透第一絕緣層106及第二絕緣層108且暴露出蝕刻停止層104的頂表面。第一溝渠T1可在與基板100的頂表面100U平行的第二方向D2上彼此間隔開，且可在與基板100的頂表面100U平行的第三方向D3上延伸。第三方向D3可不平行於第二方向D2。在實施例中，第一溝渠T1的形成可包括以非等向性方式對第一絕緣層106及第二絕緣層108進行蝕刻。
參照圖12及圖13，可分別在第一溝渠T1中形成第一填充圖案F1。第一填充圖案F1可分別被形成為對第一溝渠T1進行填充。第一填充圖案F1可在第二方向D2上彼此間隔開且可在第三方向D3上延伸。在實施例中，第一填充圖案F1可被形成為覆蓋第一溝渠T1的內表面。第一填充圖案F1可具有頂表面，所述頂表面在第一方向D1上位於與上部第一絕緣層106中的最上部的頂表面實質上相同的水準處。第一填充圖案F1可由相對於第一絕緣層106具有蝕刻選擇性的材料形成或者包含相對於第一絕緣層106具有蝕刻選擇性的材料。作為實例，第一填充圖案F1可由與第二絕緣層108實質上相同的材料形成或者包含與第二絕緣層108實質上相同的材料。在下文中，第一絕緣層106的其餘部分將被稱為「第一絕緣圖案106」。另外，第一填充圖案F1的其餘部分及第二絕緣層108的其餘部分將被稱為「第二絕緣圖案108」。
參照圖14及圖15，可形成第一孔洞H1。第一孔洞H1中的每一者可被形成為在第一方向D1上延伸，以穿透第一絕緣圖案106及第二絕緣圖案108，且暴露出蝕刻停止層104的頂表面。第一孔洞H1可在第三方向D3上彼此間隔開。第一孔洞H1中的每一者可被形成為暴露出第一絕緣圖案106的側表面及第二絕緣圖案108的側表面。在實施例中，第一孔洞H1的形成可包括以非等向性方式對第一絕緣圖案106及第二絕緣圖案108進行蝕刻。
參照圖16及圖17，可形成第一凹陷區R1。可藉由對第二絕緣圖案108的由第一孔洞H1暴露出的側表面進行蝕刻來形成第一凹陷區R1。可完全對位於在第二方向D2上彼此相鄰的第一孔洞H1之間的第二絕緣圖案108進行蝕刻，使得不會在第一孔洞H1之間留下第二絕緣圖案108的任何其餘部分。第一凹陷區R1可在第一方向D1上彼此間隔開且可分別夾置於第一絕緣圖案106之間。當在平面圖中觀察時，第一凹陷區R1中的每一者可被形成為圍繞第一孔洞H1中的對應一者。第一凹陷區R1中的每一者可在第三方向D3上延伸。在實施例中，第一凹陷區R1的形成可包括使用相對於第二絕緣圖案108具有蝕刻選擇性的蝕刻製程在側向上對第二絕緣圖案108的被暴露出的側表面進行蝕刻。
參照圖18及圖19，可分別在第一凹陷區R1中形成第一導電線CL1、第二導電線CL2及第三導電線CL3。可在第一凹陷區R1中對應的第一凹陷區R1中形成第一導電線CL1。第一導電線CL1可與第二絕緣圖案108的其餘部分的側表面接觸。可在第一凹陷區R1中對應的第一凹陷區R1中形成第三導電線CL3。第三導電線CL3可與第二絕緣圖案108的其餘部分的側表面接觸。可在第一凹陷區R1中對應的第一凹陷區R1中形成第二導電線CL2。設置有第二導電線CL2的第一凹陷區R1可為其中第二絕緣圖案108被完全移除的第一凹陷區R1。
第一導電線CL1、第二導電線CL2及第三導電線CL3可夾置於第一絕緣圖案106之間。第一導電線CL1可在第一方向D1上彼此間隔開且可在第三方向D3上延伸。第二導電線CL2可在第二方向D2上與第一導電線CL1間隔開且可在第三方向D3上延伸。第三導電線CL3可在第二方向D2上與第二導電線CL2間隔開且可在第三方向D3上延伸。第一凹陷區R1的未被第一導電線CL1、第二導電線CL2及第三導電線CL3填充的部分將被稱為「第二凹陷區R2」。
參照圖20及圖21，可分別在第二凹陷區R2中形成多個通道圖案CH。舉例而言，通道圖案CH中的每一者可被形成為對第二凹陷區R2中的對應一者進行填充。通道圖案CH中的每一者可與第一導電線CL1或第三導電線CL3中對應一者接觸。通道圖案CH中的每一者可與第二導電線CL2中的對應一者接觸。通道圖案CH中的每一者可為圍繞第一孔洞H1中的對應一者的環形圖案。
參照圖22及圖23，可在第一孔洞H1中形成閘極絕緣圖案GI、金屬圖案MP、鐵電圖案FP及閘極電極GE。閘極絕緣圖案GI可被設置成共形地覆蓋第一孔洞H1中的每一者的內表面。閘極絕緣圖案GI可被設置成覆蓋通道圖案CH的側表面及第一絕緣圖案106的側表面且覆蓋蝕刻停止層104的頂表面。金屬圖案MP可被設置成共形地覆蓋閘極絕緣圖案GI中的每一者的內表面。在實施例中，鐵電圖案FP可被設置成共形地覆蓋金屬圖案MP中的每一者的內表面。閘極電極GE中的每一者可被形成為對第一孔洞H1中的每一者的其餘部分進行填充。
返回參照圖2及圖3，可在第一導電線CL1的側表面及第三導電線CL3的側表面上形成絕緣側壁圖案130。舉例而言，絕緣側壁圖案130的形成可包括：對保留於第一導電線CL1的側表面及第三導電線CL3的側表面上的第二絕緣圖案108以及與第二絕緣圖案108交疊的第一絕緣圖案106進行蝕刻；以及使用絕緣材料對經蝕刻的區進行填充。絕緣側壁圖案130可為在第三方向D3上延伸的線形圖案。作為上述步驟的結果，可製作具有參照圖2及圖3闡述的結構的半導體元件。
圖24是示意性地示出根據本發明概念實施例的半導體元件的立體圖。圖25是示出根據本發明概念實施例的半導體元件的平面圖。圖26是沿著圖25所示線A-A'截取的截面圖。為了簡潔起見，下文將主要闡述與參照圖1至圖3闡述的半導體元件不同的特徵。
參照圖24至圖26，堆疊SS可包括第一導電線CL1、第二導電線CL2、閘極電極GE、鐵電圖案FP、金屬圖案MP、閘極絕緣圖案GI、通道圖案CH及第一絕緣圖案106。在本實施例中，堆疊SS可不包括參照圖1至圖3闡述的第三導電線CL3。閘極電極GE可設置於第一導電線CL1與第二導電線CL2之間。通道圖案CH可被設置成圍繞閘極電極GE中的每一者的側表面GE_S。通道圖案CH中的每一者可連接至第一導電線CL1及第二導電線CL2。
堆疊SS可包括第一堆疊SS1及第二堆疊SS2。絕緣側壁圖案130可進一步設置於堆疊SS1與堆疊SS2之間。第一堆疊SS1與第二堆疊SS2可在第二方向D2上彼此間隔開，絕緣側壁圖案130夾置於第一堆疊SS1與第二堆疊SS2之間。第二堆疊SS2可在第三方向D3上與第一堆疊SS1偏置開。舉例而言，第一堆疊SS1與第二堆疊SS2可不沿著第二方向D2對準。換言之，第二堆疊SS2中的閘極電極GE可在第三方向D3上與第一堆疊SS1中的閘極電極GE偏置開。因此，第二堆疊SS2中的閘極電極GE與第一堆疊SS1中的閘極電極GE可以鋸齒形狀佈置。
根據本發明概念的實施例，與以平面方式設置多個鐵電場效電晶體的情形相比，可減小胞元陣列的面積，且藉此容易地增大半導體元件的積體密度。另外，鐵電場效電晶體的閘極電極可以偏置方式設置，且在此種情形中，可減少由施加至閘極電極的電壓引起的擾動問題。因此，可改善半導體元件的操作特性及可靠性特性。
儘管已具體示出及闡述了本發明概念的實例性實施例，但此項技術中具有通常知識者應理解，可在不背離所附申請專利範圍的範圍的條件下在本文中進行形式及細節上的變化。
100:基板 100U:頂表面 102:層間絕緣層 104:蝕刻停止層 106:第一絕緣圖案/最下部第一絕緣層/最上部第一絕緣層/第一絕緣層 108:第二絕緣圖案/最下部第二絕緣層/最上部第二絕緣層/第二絕緣層 130:絕緣側壁圖案 A-A':線 CH:通道圖案 CL1:第一導電線 CL2:第二導電線 CL3:第三導電線 D1:第一方向 D2:第二方向 D3:第三方向 F1:第一填充圖案 FP:鐵電圖案 GE:閘極電極 GE1:第一閘極電極 GE2:第二閘極電極 GE_S:側表面 GI:閘極絕緣圖案 H1:第一孔洞 MP:金屬圖案 R1:第一凹陷區 R2:第二凹陷區 SS:堆疊 SS1:第一堆疊 SS2:第二堆疊 T1:第一溝渠
圖1是示意性地示出根據本發明概念實施例的半導體元件的立體圖。 圖2是示出根據本發明概念實施例的半導體元件的平面圖，且圖3是沿著圖2所示線A-A'截取的截面圖。 圖4是示意性地示出根據本發明概念實施例的半導體元件的立體圖。 圖5是示出根據本發明概念實施例的半導體元件的平面圖。 圖6是示出根據本發明概念實施例的半導體元件的平面圖，且圖7是沿著圖6所示線A-A'截取的截面圖。 圖8、圖10、圖12、圖14、圖16、圖18、圖20及圖22是示出根據本發明概念實施例的製作半導體元件的方法的平面圖，且圖9、圖11、圖13、圖15、圖17、圖19、圖21及圖23分別是沿著圖8、圖10、圖12、圖14、圖16、圖18、圖20及圖22所示線A-A'截取的截面圖。 圖24是示意性地示出根據本發明概念實施例的半導體元件的立體圖。 圖25是示出根據本發明概念實施例的半導體元件的平面圖，且圖26是沿著圖25所示線A-A'截取的截面圖。
100:基板
100U:頂表面
102:層間絕緣層
104:蝕刻停止層
106:第一絕緣圖案/最下部第一絕緣層/最上部第一絕緣層/第一絕緣層
130:絕緣側壁圖案
A-A':線
CH:通道圖案
CL1:第一導電線
CL2:第二導電線
CL3:第三導電線
D1:第一方向
D2:第二方向
D3:第三方向
FP:鐵電圖案
GE:閘極電極
GE1:第一閘極電極
GE2:第二閘極電極
GE_S:側表面
GI:閘極絕緣圖案
MP:金屬圖案
SS:堆疊

Claims (10)

  1. 一種半導體元件，包括： 多條第一導電線，位於基板上且在與所述基板的頂表面垂直的第一方向上彼此間隔開； 多條第二導電線，在與所述基板的所述頂表面平行的第二方向上與所述多條第一導電線間隔開； 多條第三導電線，在所述第二方向上與所述多條第二導電線間隔開； 多個閘極電極，位於所述多條第一導電線與所述多條第二導電線之間以及所述多條第二導電線與所述多條第三導電線之間且在所述第一方向上延伸； 多個鐵電圖案，位於所述多個閘極電極的相應的側表面上； 多個閘極絕緣圖案，位於所述多個閘極電極的所述相應的側表面上且與所述多個閘極電極的所述相應的側表面間隔開，所述多個鐵電圖案分別位於所述多個閘極絕緣圖案與所述多個閘極電極的所述相應的側表面之間；以及 多個通道圖案，沿著所述多個閘極絕緣圖案的相應的側表面延伸， 其中所述多個通道圖案中的每一者電性連接至所述多條第二導電線中的相應一者且電性連接至所述多條第一導電線中的相應一者或所述多條第三導電線中的相應一者。
  2. 如請求項1所述的半導體元件，其中所述多個閘極電極包括位於所述多條第一導電線與所述多條第二導電線之間的多個第一閘極電極、以及位於所述多條第二導電線與所述多條第三導電線之間的多個第二閘極電極，且 所述多個第一閘極電極與所述多個第二閘極電極在第三方向上相對於彼此偏置開，所述第三方向平行於所述基板的所述頂表面且不平行於所述第二方向。
  3. 如請求項1所述的半導體元件，其中所述多條第二導電線位於所述多條第一導電線與所述多條第三導電線之間。
  4. 如請求項3所述的半導體元件，其中所述多個通道圖案中的每一者在所述第二方向上與所述多條第二導電線中的所述相應一者及所述多條第一導電線中的所述相應一者交疊，或者在所述第二方向上與所述多條第二導電線中的所述相應一者及所述多條第三導電線中的所述相應一者交疊。
  5. 如請求項1所述的半導體元件，其中所述多條第一導電線在第三方向上延伸，所述第三方向平行於所述基板的所述頂表面且不平行於所述第二方向， 所述多條第二導電線在所述第一方向上彼此間隔開且在所述第三方向上延伸，且 所述多條第三導電線在所述第一方向上彼此間隔開且在所述第三方向上延伸。
  6. 如請求項1所述的半導體元件，更包括多個第一絕緣圖案， 其中所述多個第一絕緣圖案在所述第一方向上彼此間隔開且在所述第一方向上與所述多個通道圖案交替地堆疊。
  7. 如請求項6所述的半導體元件，其中所述多個第一絕緣圖案在第三方向上延伸且位於所述多個閘極電極的所述相應的側表面上，所述第三方向平行於所述基板的所述頂表面且不平行於所述第二方向。
  8. 如請求項1所述的半導體元件，更包括位於所述多個閘極電極的所述相應的側表面上的多個金屬圖案， 其中所述多個金屬圖案中的每一者位於所述多個閘極絕緣圖案中的相應一者與所述多個鐵電圖案中的相應一者之間。
  9. 如請求項8所述的半導體元件，其中所述多個金屬圖案在所述第一方向上延伸且分別位於所述多個鐵電圖案的側表面及底表面上。
  10. 如請求項1所述的半導體元件，其中所述多個閘極電極包括位於所述多條第一導電線與所述多條第二導電線之間的多個第一閘極電極，且所述多個第一閘極電極在所述第二方向上與所述多條第一導電線及所述多條第二導電線交疊。
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